JPS588338A - メモリ・システムにおけるバス制御回路 - Google Patents
メモリ・システムにおけるバス制御回路Info
- Publication number
- JPS588338A JPS588338A JP10539281A JP10539281A JPS588338A JP S588338 A JPS588338 A JP S588338A JP 10539281 A JP10539281 A JP 10539281A JP 10539281 A JP10539281 A JP 10539281A JP S588338 A JPS588338 A JP S588338A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bank
- signal
- bus
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ・システムにおけるバス制御回路、特に
マイクロコンビ、−タシステム等のメモリ・システムに
おけるバス制御回路に関する。
マイクロコンビ、−タシステム等のメモリ・システムに
おけるバス制御回路に関する。
第１図は従来のバス制御回路のブロヅク図で、ａＣＣｅ
５８ （以後ＤＭＡと称す）機能を有しない９つ、６は
ＤＭＡ機能を有する与りで前記１〜６は１つのシステム
バス７Ｋｇ続され、該システムパス７けアドレスバス、
データバス、コントロールパスを有し、該アドレスバス
、データバス、メモリ・フントロールパスｔｉ、ｃｐｔ
ｙアクセスとＤＭＡアクセスに共通に使用されるため、
ＤＭＡＫよシ、ＣＰＵのパスの使用が制限され、ｃｐｕ
の処理能力の低下をまねく欠点があった。
５８ （以後ＤＭＡと称す）機能を有しない９つ、６は
ＤＭＡ機能を有する与りで前記１〜６は１つのシステム
バス７Ｋｇ続され、該システムパス７けアドレスバス、
データバス、コントロールパスを有し、該アドレスバス
、データバス、メモリ・フントロールパスｔｉ、ｃｐｔ
ｙアクセスとＤＭＡアクセスに共通に使用されるため、
ＤＭＡＫよシ、ＣＰＵのパスの使用が制限され、ｃｐｕ
の処理能力の低下をまねく欠点があった。
本発明はアドレス・パス、データ・パス、メモリ・コン
トロールパスをＣＰＵアクセスＪｌｊトＤＭＡアクセス
用を別にし、かつ、メモリバンク単位にパスの論理的接
続を制御するととＫよシ、上記欠点を解決し、ＣＰＵの
処理能力の最小限の低下でＤＭＡを行なうことができる
メモリシステムを提供する本のである。
トロールパスをＣＰＵアクセスＪｌｊトＤＭＡアクセス
用を別にし、かつ、メモリバンク単位にパスの論理的接
続を制御するととＫよシ、上記欠点を解決し、ＣＰＵの
処理能力の最小限の低下でＤＭＡを行なうことができる
メモリシステムを提供する本のである。
本発明によるとアドレスバス、データバス、メモリコン
トロールバスをそれぞれ２つ有し、複数のメモリバンク
で構成されるメモリシステムにおいて、一方のバスをシ
ステムバス、他方のバスをＤＭＡ専用のバスとし、メモ
リ・−（ンク単位にバスの論理的接続を制御するための
システムバス制御回路、システムバンク検出回路、ＤＭ
Ａバス制御回路、ＤＭＡバンク検出回路及びメモリ・バ
ンクバス制御信号発生回路を有することを特徴とするバ
ス制御回路が得られる。
トロールバスをそれぞれ２つ有し、複数のメモリバンク
で構成されるメモリシステムにおいて、一方のバスをシ
ステムバス、他方のバスをＤＭＡ専用のバスとし、メモ
リ・−（ンク単位にバスの論理的接続を制御するための
システムバス制御回路、システムバンク検出回路、ＤＭ
Ａバス制御回路、ＤＭＡバンク検出回路及びメモリ・バ
ンクバス制御信号発生回路を有することを特徴とするバ
ス制御回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の一実施例のブロック図で、図に於いて
、１〜７は第１図と同一部分を示し、７′はＤＭ人パス
、８はバス制御回路である。
、１〜７は第１図と同一部分を示し、７′はＤＭ人パス
、８はバス制御回路である。
そしてＣＰＵＩ、ＲＯＭ２．ＤＭＡ機能を有しないＩｌ
ｏ ５はシステムバス７のみに接続され、ナ０メモリバ
ンク３、・・・＋ｍメモリバンク４、バス制御 両回路８．ＤＭＡ機能を有する １０６は、システムバ
ス７とＤＭＡバス７′に接続される。
ｏ ５はシステムバス７のみに接続され、ナ０メモリバ
ンク３、・・・＋ｍメモリバンク４、バス制御 両回路８．ＤＭＡ機能を有する １０６は、システムバ
ス７とＤＭＡバス７′に接続される。
第３図は第２図に於けるバス制御回路８の一例のブロッ
ク図である。
ク図である。
即ちバス制御回路８は、システムバス制御回路３１゜シ
ステムバンク検出回路３２、ＤＭ人ババス制御回路３３
％ＤＭＡ、（ンク検出回路３４及びメモリバンクバス制
御信号発生回路３５を含む。
ステムバンク検出回路３２、ＤＭ人ババス制御回路３３
％ＤＭＡ、（ンク検出回路３４及びメモリバンクバス制
御信号発生回路３５を含む。
図において、システムバス制御回路３１はＣＰＵからの
メモリアクセス要求信号１２がオンになると起動がかか
シ、システムバンク検出回路３２ｔ’４ｉ効にし、その
出力信号２１とＤＭＡバス状態信号１９及びＤＭＡバン
ク検出回路３４の出力信号２２によ、ｊｂ、ＣＰＵがア
クセスしようとしているメモす・バンクがＤＭＡアクセ
ス中であるかどうかを判別する。ＤＭＡアクセス中でな
ゆれば、システムバス状態信号１゛８をオンにする。Ｄ
ＭＡアクセス中であった時は、ＣＰＵＫ対するＷＡＩＴ
信号１３をオンにし、ＣＰＵのメモリアク、セスサイク
ルを延長し、ＤＭＡバス状態信号１９がオフになるまで
待ち、該信号１９がオフになったことを検出したら、シ
ステムバス状態信号１８を誓ンにする。
メモリアクセス要求信号１２がオンになると起動がかか
シ、システムバンク検出回路３２ｔ’４ｉ効にし、その
出力信号２１とＤＭＡバス状態信号１９及びＤＭＡバン
ク検出回路３４の出力信号２２によ、ｊｂ、ＣＰＵがア
クセスしようとしているメモす・バンクがＤＭＡアクセ
ス中であるかどうかを判別する。ＤＭＡアクセス中でな
ゆれば、システムバス状態信号１゛８をオンにする。Ｄ
ＭＡアクセス中であった時は、ＣＰＵＫ対するＷＡＩＴ
信号１３をオンにし、ＣＰＵのメモリアク、セスサイク
ルを延長し、ＤＭＡバス状態信号１９がオフになるまで
待ち、該信号１９がオフになったことを検出したら、シ
ステムバス状態信号１８を誓ンにする。
ＤＭＡバス制御回路３３はＤＭＡ機能を有するＩｌｏか
らのＤＭＡ要求信号１４がオンになると起動がかかり、
ＤＭＡ許可信号１５をオンとするとともに、ＤＭＡバン
ク検出回路３４を有効にし、その出力２２とシステムバ
ス状態信号１８及びシステムバンク検出回路の出力２１
によｆｉ、ＤＭＡアクセスしようとしているメモリバン
クをＣＰＵがアクセス中であるかどうかを判別する。Ｃ
ＰＵがアクセス中でなければ、ＤＭＡバス状態信号１９
をオンとする。ＣＰＵがアクセス中であつた時はＤＭＡ
！！！求をしているｌ１０Ｋ対して、ＷＡＩＴ信号１６
をオンにし、ＤＭＡサイクルを延長し、システムバス状
態信号１８がオフになるまで待ち、該信号１８がオフに
なりたことを検出したら、ＤＭＡバス状態信号１９をオ
ンとする。システムバス状態信号１８及びＤＭＡバス状
態信号１９はメモリアクセス終了時にそれぞれオフとす
る。
らのＤＭＡ要求信号１４がオンになると起動がかかり、
ＤＭＡ許可信号１５をオンとするとともに、ＤＭＡバン
ク検出回路３４を有効にし、その出力２２とシステムバ
ス状態信号１８及びシステムバンク検出回路の出力２１
によｆｉ、ＤＭＡアクセスしようとしているメモリバン
クをＣＰＵがアクセス中であるかどうかを判別する。Ｃ
ＰＵがアクセス中でなければ、ＤＭＡバス状態信号１９
をオンとする。ＣＰＵがアクセス中であつた時はＤＭＡ
！！！求をしているｌ１０Ｋ対して、ＷＡＩＴ信号１６
をオンにし、ＤＭＡサイクルを延長し、システムバス状
態信号１８がオフになるまで待ち、該信号１８がオフに
なりたことを検出したら、ＤＭＡバス状態信号１９をオ
ンとする。システムバス状態信号１８及びＤＭＡバス状
態信号１９はメモリアクセス終了時にそれぞれオフとす
る。
メモリバンクバス制御信号発生回路３５は、システムハ
ス状態信号１８がオンの時、システムバンク検出回路３
２の出力２４が示すメモリバンクをシステムバスと論理
的に接続させる信号２６をオンとする。同様にＤＭＡバ
ス状態信号１９がオンの時゛、ＤＭＡバンク検出回路３
４の出力２５の示すメモリバンクをＤＭＡバスζ論理的
に接続させる信号２７をオンとする。
ス状態信号１８がオンの時、システムバンク検出回路３
２の出力２４が示すメモリバンクをシステムバスと論理
的に接続させる信号２６をオンとする。同様にＤＭＡバ
ス状態信号１９がオンの時゛、ＤＭＡバンク検出回路３
４の出力２５の示すメモリバンクをＤＭＡバスζ論理的
に接続させる信号２７をオンとする。
上記のようにＣＰＵアクセス用のバスと、ＤＭＡアクセ
ス用のバスを別にし、メモリバンクの論理的接続をバン
ク単位に制御することによシ、ＣＰＵとＤＭＡが異なる
メモリバンクをアクセスするのであれば、全（ＣＰＵの
処理能力を低下させることな（、ＤＭＡを行なうことが
でき、同じバンクをアクセスする場合でも、処理能力の
低下は一最小限にできる。
ス用のバスを別にし、メモリバンクの論理的接続をバン
ク単位に制御することによシ、ＣＰＵとＤＭＡが異なる
メモリバンクをアクセスするのであれば、全（ＣＰＵの
処理能力を低下させることな（、ＤＭＡを行なうことが
でき、同じバンクをアクセスする場合でも、処理能力の
低下は一最小限にできる。
本発明線、以上説明したように、ＣＰＵの処理能力をほ
とんど低下させることな（ＤＭＡを行なうことができる
効果がある。
とんど低下させることな（ＤＭＡを行なうことができる
効果がある。
第１図は従来のバス制御回路のブロック図、第２図は本
発明の一実施例のブロック図、第３図は、１ｇ２図にお
けるバス制御回路の一例のブロック図である。 ｌ・・・・・・ＣＰＵ、２・・・・・・ＲＯＭ、３・・
・・・・す０メモリバンク、４・・・・・・すｎメモリ
バンク、５・・・・・・ＤＡＭ機能を有しない”１０．
６・・・・・・ＤＭＡ機能を有すルＩ１０．７・・・・
・・システムバス、８・・・・・・ＤＭＡバス、１１・
・・・・・ＣＰＵがアクセスするメモリバンクを示すバ
ンク情報信号、１２・・・・・・メモリ要求信号、１３
・・・・・・ＣＰＵへのＷＡＩ Ｔ信号、１４・・・・
・・ＤＭＡ要求信号、１５・・・・・・ＤＭＡ許可信号
、１６・・・・・・ＤＭＡＷ求Ｌ てぃ：ｂ 工１０
へｔ）ＷＡＩＴ信号、１７ＤＭＡアクセスするメモリバ
ンクを示すバンク情報信号、１８・・・・・・システム
バス状態信号、１９・・・・・・ＤＭＡ／＜ス状態信号
、２０・・・・・・システムバンク検出回路のイネーブ
ル信号、２１・・・・・・システムバンク検出回路の出
力信号、２２・・・・・・ＤＭＡバンク検出回路の出力
信号、２３・・・・・・ＤＭＡバンク検出回路のイネー
ブル信号、２４・・・・・・システムバンク検出回路の
デコード出力信号、２５・・・・・・ＤＭＡバンク検出
回路のデコード出力信号、２６・・・・・・メモリバン
クとシステムバスを論理的に接続させる信号、２７・・
・・・・メモリパンクとＤＭＡバスを論理的に接続させ
る信号、３１・・・・・・システムバス制御回路％３２
・・・・・・システムバンク検出回路、３３・・・・・
・ＤＭＡバス制御回路、３４・・・・・・ＤＭＡバンク
検出回路、３５・・・・・・メモリバンクバス制御信号
発生回路。
発明の一実施例のブロック図、第３図は、１ｇ２図にお
けるバス制御回路の一例のブロック図である。 ｌ・・・・・・ＣＰＵ、２・・・・・・ＲＯＭ、３・・
・・・・す０メモリバンク、４・・・・・・すｎメモリ
バンク、５・・・・・・ＤＡＭ機能を有しない”１０．
６・・・・・・ＤＭＡ機能を有すルＩ１０．７・・・・
・・システムバス、８・・・・・・ＤＭＡバス、１１・
・・・・・ＣＰＵがアクセスするメモリバンクを示すバ
ンク情報信号、１２・・・・・・メモリ要求信号、１３
・・・・・・ＣＰＵへのＷＡＩ Ｔ信号、１４・・・・
・・ＤＭＡ要求信号、１５・・・・・・ＤＭＡ許可信号
、１６・・・・・・ＤＭＡＷ求Ｌ てぃ：ｂ 工１０
へｔ）ＷＡＩＴ信号、１７ＤＭＡアクセスするメモリバ
ンクを示すバンク情報信号、１８・・・・・・システム
バス状態信号、１９・・・・・・ＤＭＡ／＜ス状態信号
、２０・・・・・・システムバンク検出回路のイネーブ
ル信号、２１・・・・・・システムバンク検出回路の出
力信号、２２・・・・・・ＤＭＡバンク検出回路の出力
信号、２３・・・・・・ＤＭＡバンク検出回路のイネー
ブル信号、２４・・・・・・システムバンク検出回路の
デコード出力信号、２５・・・・・・ＤＭＡバンク検出
回路のデコード出力信号、２６・・・・・・メモリバン
クとシステムバスを論理的に接続させる信号、２７・・
・・・・メモリパンクとＤＭＡバスを論理的に接続させ
る信号、３１・・・・・・システムバス制御回路％３２
・・・・・・システムバンク検出回路、３３・・・・・
・ＤＭＡバス制御回路、３４・・・・・・ＤＭＡバンク
検出回路、３５・・・・・・メモリバンクバス制御信号
発生回路。
Claims (1)
- アドレスバス、データバス、メモリコントロールパスを
それぞれ２つ有し、複数のメモリバンクで構成されるメ
モリシステムにおいて、一方のパスをシステムパス、他
方のパスをＤＭＡ 専用のパスとし、メモリ・バンク単
位にパスの一理的接続を制御するためのシステムパス制
御回路、システムバンク検出回路、ＤＭＡパス制御回路
、ＤＭＡバンク検出ぼ路及びメモリ・バンクパス制御信
号発生回路を有することを特徴とするパス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10539281A JPS588338A (ja) | 1981-07-06 | 1981-07-06 | メモリ・システムにおけるバス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10539281A JPS588338A (ja) | 1981-07-06 | 1981-07-06 | メモリ・システムにおけるバス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588338A true JPS588338A (ja) | 1983-01-18 |
Family
ID=14406364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10539281A Pending JPS588338A (ja) | 1981-07-06 | 1981-07-06 | メモリ・システムにおけるバス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039280A (ja) * | 1983-07-04 | 1985-03-01 | ウーアーヴェー ソフトウエアー アンド タイプ ゲーエムベーハー | 輪廓線を自動的にデジタル化する方法及びその装置 |
| US4991217A (en) * | 1984-11-30 | 1991-02-05 | Ibm Corporation | Dual processor speech recognition system with dedicated data acquisition bus |
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
-
1981
- 1981-07-06 JP JP10539281A patent/JPS588338A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039280A (ja) * | 1983-07-04 | 1985-03-01 | ウーアーヴェー ソフトウエアー アンド タイプ ゲーエムベーハー | 輪廓線を自動的にデジタル化する方法及びその装置 |
| JPH0512492A (ja) * | 1983-07-04 | 1993-01-22 | Urw Unternehmensberatung Karow Rubow Weber Gmbh | 輪廓線を自動的にデジタル化する装置 |
| US4991217A (en) * | 1984-11-30 | 1991-02-05 | Ibm Corporation | Dual processor speech recognition system with dedicated data acquisition bus |
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5853379B2 (ja) | 多重処理装置マイクロコンピュ−タ | |
| JP2591181B2 (ja) | マイクロコンピュータ | |
| JPS588338A (ja) | メモリ・システムにおけるバス制御回路 | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| US6260132B1 (en) | Method and apparatus for secure address re-mapping | |
| JPH05233834A (ja) | シングルチップマイクロコンピュータ | |
| JPS603049A (ja) | バスインタ−フエ−ス装置 | |
| JPS63175964A (ja) | 共有メモリ | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JPS619747A (ja) | バス制御装置 | |
| JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
| JPS63278168A (ja) | バス制御装置 | |
| JP2706082B2 (ja) | アドレスバス制御方法 | |
| JPS6027058B2 (ja) | 割込み制御回路 | |
| JPS633350A (ja) | 半導体記憶装置 | |
| JPS6065366A (ja) | バスサイクルスチ−ル機能を有するプロセツサユニツト | |
| JPS6210751A (ja) | マイクロコンピユ−タ回路 | |
| JPH08110862A (ja) | データ転送装置 | |
| JPS6224347A (ja) | バス制御装置 | |
| JPH06110822A (ja) | 情報処理装置のｄｍａ制御装置及び該装置を用いたデータ制御方法 | |
| JPH0387936A (ja) | 計算機の異常検出回路 | |
| JPS58219662A (ja) | マルチプロセツシングユニツトシステム | |
| JP2001092714A (ja) | メモリコントローラ | |
| JPS63245549A (ja) | バス制御装置 | |
| JPH04170664A (ja) | マイクロプロセッサ装置 |