JP2001092714A - メモリコントローラ - Google Patents
メモリコントローラInfo
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- JP2001092714A JP2001092714A JP26498599A JP26498599A JP2001092714A JP 2001092714 A JP2001092714 A JP 2001092714A JP 26498599 A JP26498599 A JP 26498599A JP 26498599 A JP26498599 A JP 26498599A JP 2001092714 A JP2001092714 A JP 2001092714A
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- Japan
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- flashrom
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- memory controller
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Abstract
(57)【要約】
【課題】SDRAMとFlashROMを制御するメモリコントロー
ラにおいて、FlashROMの容量を増やしても、メモリコン
トローラのピン数を増やさない。 【解決手段】SDRAM２〜３に接続しているデータ信号線
をFlashROM６のアドレスと兼用したアドレスデータバス
とし、さらに、メモリコントローラ内部に前記SDRAMの
データ信号とFlashROMのアドレス信号に兼用したアドレ
スデータバスを、FlashROMにアクセスする場合は、Flas
hROM用アドレス信号を出力し、SDRAMをアクセスする場
合、データ信号として制御する制御論理を備える。 【効果】メモリコントローラのピン数を増加させること
無く、FlashROMのアドレスを拡張することが可能にな
る。
ラにおいて、FlashROMの容量を増やしても、メモリコン
トローラのピン数を増やさない。 【解決手段】SDRAM２〜３に接続しているデータ信号線
をFlashROM６のアドレスと兼用したアドレスデータバス
とし、さらに、メモリコントローラ内部に前記SDRAMの
データ信号とFlashROMのアドレス信号に兼用したアドレ
スデータバスを、FlashROMにアクセスする場合は、Flas
hROM用アドレス信号を出力し、SDRAMをアクセスする場
合、データ信号として制御する制御論理を備える。 【効果】メモリコントローラのピン数を増加させること
無く、FlashROMのアドレスを拡張することが可能にな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、CPUとメモリを接
続するメモリコントローラ及び計算機システムに関す
る。
続するメモリコントローラ及び計算機システムに関す
る。
【０００２】
【従来の技術】現状、SDRAMやDRAMに代表されるメモリ
デバイスは、少ないピン数で大容量を実現するために、
アドレスを行アドレスと列アドレス２つに分割し、2回
のアドレス転送サイクルを用いて転送している。一方、
FlashROMに代表される不揮発性のデバイスは、SDRAMと
異なり、1回のアドレスサイクルでアドレスを転送して
いる。このように、メモリデバイスは、アドレス転送回
が異なるタイプのデバイスが存在している。図２に、ア
ドレス転送回数が異なるデバイスを同一のメモリバスに
接続したメモリコントローラとメモリデバイスの接続図
に示す。メモリコントローラ8は、SDRAM２，３，４，５
とFlashROM７に対して共通のアドレスバスとデータバス
を備えている。このような構成をとるメモリコントロー
ラの例として、日立 SH−３マイコンに内蔵しているメ
モリコントローラが挙げれれる。
デバイスは、少ないピン数で大容量を実現するために、
アドレスを行アドレスと列アドレス２つに分割し、2回
のアドレス転送サイクルを用いて転送している。一方、
FlashROMに代表される不揮発性のデバイスは、SDRAMと
異なり、1回のアドレスサイクルでアドレスを転送して
いる。このように、メモリデバイスは、アドレス転送回
が異なるタイプのデバイスが存在している。図２に、ア
ドレス転送回数が異なるデバイスを同一のメモリバスに
接続したメモリコントローラとメモリデバイスの接続図
に示す。メモリコントローラ8は、SDRAM２，３，４，５
とFlashROM７に対して共通のアドレスバスとデータバス
を備えている。このような構成をとるメモリコントロー
ラの例として、日立 SH−３マイコンに内蔵しているメ
モリコントローラが挙げれれる。
【０００３】また、 SDRAMを主メモリとして用いる場
合、大容量を実現のために複数のSDRAMを用い、また、
プロセッサが１度に処理できるデータビット数以上のメ
モリのデータバスを拡張すことにより処理性能を向上を
図られている。このため一般的な１命令で、３２ビット
処理可能なプロセッサに接続するメモリコントローラは
３２ビットもメモリバスを備え、８ビット幅のSDRAMを
使用する場合、４の倍数の個数を備えることが一般的で
ある。
合、大容量を実現のために複数のSDRAMを用い、また、
プロセッサが１度に処理できるデータビット数以上のメ
モリのデータバスを拡張すことにより処理性能を向上を
図られている。このため一般的な１命令で、３２ビット
処理可能なプロセッサに接続するメモリコントローラは
３２ビットもメモリバスを備え、８ビット幅のSDRAMを
使用する場合、４の倍数の個数を備えることが一般的で
ある。
【０００４】また、FlashROMには、立上げに必要なプロ
グラムやデータ初期値などが格納してあるが、主メモリ
より少ない記憶容量で十分である場合が多いため、通常
複数のFlashROMを搭載する必要性が少ない。
グラムやデータ初期値などが格納してあるが、主メモリ
より少ない記憶容量で十分である場合が多いため、通常
複数のFlashROMを搭載する必要性が少ない。
【０００５】
【発明が解決しようとする課題】上記従来技術は、メモ
リコントローラのピン数を考慮していない。メモリコン
トローラに必要なピン数は、データバスのビット数とFl
ashROMのアドレスのビット数で決まり、FlashROMの容量
を増やすとFlashROMのアドレス信号数も増加し、メモリ
コントローラのピン数も増加すると問題が生じる。本発
明の目的は、FlashROMの容量を増やしても、メモリコン
トローラのピン数を増やさないことにある。
リコントローラのピン数を考慮していない。メモリコン
トローラに必要なピン数は、データバスのビット数とFl
ashROMのアドレスのビット数で決まり、FlashROMの容量
を増やすとFlashROMのアドレス信号数も増加し、メモリ
コントローラのピン数も増加すると問題が生じる。本発
明の目的は、FlashROMの容量を増やしても、メモリコン
トローラのピン数を増やさないことにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、SDRAMのデータ信号の一部とFlashROMのアドレス信
号の一部を兼用したアドレスデータバス構成をとり、さ
らに、メモリコントローラ内部に前記SDRAMのデータ信
号とFlashROMのアドレス信号に兼用したアドレスデータ
バスを、FlashROMにアクセスする場合は、FlashROM用ア
ドレス信号を出力し、SDRAMをアクセスする場合、デー
タ信号として制御する制御論理を備える。
に、SDRAMのデータ信号の一部とFlashROMのアドレス信
号の一部を兼用したアドレスデータバス構成をとり、さ
らに、メモリコントローラ内部に前記SDRAMのデータ信
号とFlashROMのアドレス信号に兼用したアドレスデータ
バスを、FlashROMにアクセスする場合は、FlashROM用ア
ドレス信号を出力し、SDRAMをアクセスする場合、デー
タ信号として制御する制御論理を備える。
【０００７】
【発明の実施の形態】以下に本発明の実施例を図１、図
３、図４を用いて説明する。
３、図４を用いて説明する。
【０００８】図１は、メモリコントローラとSDRAM、Fla
sｈROMの接続を示した接続図である。
sｈROMの接続を示した接続図である。
【０００９】図３は図１の接続を実現するためのメモリ
コントローラの構成図である。図４は、図１の代表的な
信号の配線図の例である。
コントローラの構成図である。図４は、図１の代表的な
信号の配線図の例である。
【００１０】図１の１はメモリコントローラである。
２、３、４、５はデータビット数が８ビット、アドレス
ビットが１６ビットのSDRAMである。６はデータビット
数が１６ビット、アドレスビット数が17ビット以上かつ
３２ビット以下のFlashROMである。メモリコントローラ
は、１６本の信号からなるアドレスバスと、１６本の信
号からなるデータバス、１６本信号からなるアドレス・
データ兼用バスを備えている。アドレスバスの全信号
は、SDRAM２、３、４、５のアドレス端子とFlashROMの
アドレス端子ビット０からビット１５に接続している。
さらに、データバスの全信号は、FlashROM６に接続し、
データバスのビット０からビット７はSDRAM５のデータ
端子のビット０からビット７に接続している。また、デ
ータバスのビット８からビット１５はSDRAM４のデータ
端子のビット０からビット７に接続している。また、ア
ドレス・データ兼用バスはビット１６からビット３１ま
での１６ビットで構成し、ビット２４から３１はSDRAM
２のデータ端子のビット０からビット７とFlashROM６の
アドレス端子のビット２４からビット３１に接続してい
る。またアドレス・データ兼用バスはSDRAM３のデータ
端子のビット０からビット７とFlashROM６のアドレス端
子のビット１６からビット２３に接続している。
２、３、４、５はデータビット数が８ビット、アドレス
ビットが１６ビットのSDRAMである。６はデータビット
数が１６ビット、アドレスビット数が17ビット以上かつ
３２ビット以下のFlashROMである。メモリコントローラ
は、１６本の信号からなるアドレスバスと、１６本の信
号からなるデータバス、１６本信号からなるアドレス・
データ兼用バスを備えている。アドレスバスの全信号
は、SDRAM２、３、４、５のアドレス端子とFlashROMの
アドレス端子ビット０からビット１５に接続している。
さらに、データバスの全信号は、FlashROM６に接続し、
データバスのビット０からビット７はSDRAM５のデータ
端子のビット０からビット７に接続している。また、デ
ータバスのビット８からビット１５はSDRAM４のデータ
端子のビット０からビット７に接続している。また、ア
ドレス・データ兼用バスはビット１６からビット３１ま
での１６ビットで構成し、ビット２４から３１はSDRAM
２のデータ端子のビット０からビット７とFlashROM６の
アドレス端子のビット２４からビット３１に接続してい
る。またアドレス・データ兼用バスはSDRAM３のデータ
端子のビット０からビット７とFlashROM６のアドレス端
子のビット１６からビット２３に接続している。
【００１１】図２の１９はプロセッサである。１１はプ
ロセッサとメモリコントローラのインターフェースを取
るためのプロセッサインターフェース部である。１２は
アドレスデコーダでプロセッサインターフェース部が出
力するメモリへのアクセスアドレスをデコードし、SDRA
MへのアクセスかFlashROMへのアクセスかを識別するた
めの回路である。１８は、セレクタであり、アドレスデ
コーダ１２がSDRAMへのアクセスと判定した場合、送信
データのビット１６からビット３１を選択し、アドレス
デコーダ１２がFlashROMへのアクセスと判定した場合、
プロセッサインターフェース部１１の出力するアドレス
のビット１６からビット３１を選択する回路である。１
４は、デバイス制御回路でアドレスデコーダ１２がSDRA
Mへのアクセスと判断した場合、SDRAMを制御するシーケ
ンサーが動作し、アドレスデコーダ１２がFlashROMへの
アクセスと判断した場合、FlashROMを制御するシーケン
サーである。１３はアドレス生成部でデバイス制御回路
１４の指示に従いSDRAMの行・列アドレスまたは、Flash
ROMのアドレスを出力する回路である。１５は送信回路
でアドレス生成部１３の出力するアドレスをアドレスバ
スに出力する回路である。１７は送受信回路であり、デ
バイス制御回路１４の指示に従いデータバスに送信デー
タのビット０から１５を出力したり、データバスの状態
を受信データのビット０から１５に出力する回路であ
る。１６も１７同様の送受信回路であり、アドレス・デ
ータ兼用バスの状態を受信データのビット１６から３１
に出力、または、セレクタ１８の出力をアドレス・デー
タ兼用バスに出力する回路である。
ロセッサとメモリコントローラのインターフェースを取
るためのプロセッサインターフェース部である。１２は
アドレスデコーダでプロセッサインターフェース部が出
力するメモリへのアクセスアドレスをデコードし、SDRA
MへのアクセスかFlashROMへのアクセスかを識別するた
めの回路である。１８は、セレクタであり、アドレスデ
コーダ１２がSDRAMへのアクセスと判定した場合、送信
データのビット１６からビット３１を選択し、アドレス
デコーダ１２がFlashROMへのアクセスと判定した場合、
プロセッサインターフェース部１１の出力するアドレス
のビット１６からビット３１を選択する回路である。１
４は、デバイス制御回路でアドレスデコーダ１２がSDRA
Mへのアクセスと判断した場合、SDRAMを制御するシーケ
ンサーが動作し、アドレスデコーダ１２がFlashROMへの
アクセスと判断した場合、FlashROMを制御するシーケン
サーである。１３はアドレス生成部でデバイス制御回路
１４の指示に従いSDRAMの行・列アドレスまたは、Flash
ROMのアドレスを出力する回路である。１５は送信回路
でアドレス生成部１３の出力するアドレスをアドレスバ
スに出力する回路である。１７は送受信回路であり、デ
バイス制御回路１４の指示に従いデータバスに送信デー
タのビット０から１５を出力したり、データバスの状態
を受信データのビット０から１５に出力する回路であ
る。１６も１７同様の送受信回路であり、アドレス・デ
ータ兼用バスの状態を受信データのビット１６から３１
に出力、または、セレクタ１８の出力をアドレス・デー
タ兼用バスに出力する回路である。
【００１２】デバイス制御回路１４は、送受信回路１７
を、FlashROM、SDRAMアクセスに関係なく、リード時に
は受信状態、ライト時には送信状態にする。また、送受
信回路１６をSDRAMアクセス時は、送受信回路１７と同
じ状態に制御しFlashROMへのアクセス時には常に出力状
態にする。このような構成をとることにより、アドレス
・データ兼用バスは。SDRAMアクセス時にはデータバス
として機能し、FlashROMアクセス時にはアドレスバスと
して機能する。
を、FlashROM、SDRAMアクセスに関係なく、リード時に
は受信状態、ライト時には送信状態にする。また、送受
信回路１６をSDRAMアクセス時は、送受信回路１７と同
じ状態に制御しFlashROMへのアクセス時には常に出力状
態にする。このような構成をとることにより、アドレス
・データ兼用バスは。SDRAMアクセス時にはデータバス
として機能し、FlashROMアクセス時にはアドレスバスと
して機能する。
【００１３】図４は、図１のメモリの構成を実現するた
の配線パターンを示している。なお、図４は、配線パタ
ーンは代表的な信号のみを図示している。
の配線パターンを示している。なお、図４は、配線パタ
ーンは代表的な信号のみを図示している。
【００１４】配線A0はアドレスバスのビット０の配線パ
ターンである。配線A0はFlashROMのアドレスのビット０
端子（A０）と全てのSDRAMのアドレスのビット０端子
（A0）に接続している。
ターンである。配線A0はFlashROMのアドレスのビット０
端子（A０）と全てのSDRAMのアドレスのビット０端子
（A0）に接続している。
【００１５】配線D0とD8はデータバスのビット０とビッ
ト８の配線パターンである。配線D0は、FlashROM６のデ
ータのビット０端子（D0）とSDRAM５のデータのビット
０端子（D0）に接続している。また、配線D８は、Flash
ROM６のデータのビット８端子（D８）とSDRAM４のデー
タのビット０端子（D0）に接続している。
ト８の配線パターンである。配線D0は、FlashROM６のデ
ータのビット０端子（D0）とSDRAM５のデータのビット
０端子（D0）に接続している。また、配線D８は、Flash
ROM６のデータのビット８端子（D８）とSDRAM４のデー
タのビット０端子（D0）に接続している。
【００１６】配線AD24とAD16はアドレス・データ兼用バ
スのビット２４とビット１６である。
スのビット２４とビット１６である。
【００１７】配線AD２４は、FlashROM６のアドレスのビ
ット２４端子（A24)とSDRAM２のデータのビット０端子
（D0）に接続している。また、配線AD１６は、FlashROM
６のアドレスのビット１６端子（A１６)とSDRAM３のデ
ータのビット０端子（D0）に接続している。
ット２４端子（A24)とSDRAM２のデータのビット０端子
（D0）に接続している。また、配線AD１６は、FlashROM
６のアドレスのビット１６端子（A１６)とSDRAM３のデ
ータのビット０端子（D0）に接続している。
【００１８】なお、配線D0と配線D8、配線AD１６、配線
AD２４は異なるSDRAMに接続している。また、配線A０、
AD24、AD16、D8、D0には、終端抵抗やダンピング抵抗等
の電気的特性を補正する部品を接続するパターンが示し
ていないが必要に応じて配線する場合もある。さらに、
終端から反射を考慮し、AC特性の一番厳しくないデバイ
ス、本実施例の場合、FlashROM６をメモリコントローラ
の近くに配置・配線することが望ましい。
AD２４は異なるSDRAMに接続している。また、配線A０、
AD24、AD16、D8、D0には、終端抵抗やダンピング抵抗等
の電気的特性を補正する部品を接続するパターンが示し
ていないが必要に応じて配線する場合もある。さらに、
終端から反射を考慮し、AC特性の一番厳しくないデバイ
ス、本実施例の場合、FlashROM６をメモリコントローラ
の近くに配置・配線することが望ましい。
【００１９】FlashROM６のデータ幅は通常８か１６ビッ
トであることが多く、１命令で３２ビット処理できるプ
ロセッサは、FlashROMのデータを処理する場合複数回読
み出す必要があるため、主メモリより遅くなる。このた
め、システムが立上ると、プロセッサは、FlashROMに格
納してあるプログラムやデータをSDRAMにコピーし、コ
ピー完了後、SDRAMのみに対してアクセスし、FlashROM
にデータを格納する場合のみ、FlashROMにアクセスす
る。
トであることが多く、１命令で３２ビット処理できるプ
ロセッサは、FlashROMのデータを処理する場合複数回読
み出す必要があるため、主メモリより遅くなる。このた
め、システムが立上ると、プロセッサは、FlashROMに格
納してあるプログラムやデータをSDRAMにコピーし、コ
ピー完了後、SDRAMのみに対してアクセスし、FlashROM
にデータを格納する場合のみ、FlashROMにアクセスす
る。
【００２０】
【発明の効果】本発明によれば、FlashROMのアドレスの
一部をSDRAMのデータと兼用することが可能になり、メ
モリコントローラのピン数を増加させること無く、Flas
hROMのアドレスを拡張することが可能になる。また、立
上げ時にFlashROMのデータをSDRAMにコピーすることに
より、メモリバスへのアクセスを減らすことが可能にな
る。
一部をSDRAMのデータと兼用することが可能になり、メ
モリコントローラのピン数を増加させること無く、Flas
hROMのアドレスを拡張することが可能になる。また、立
上げ時にFlashROMのデータをSDRAMにコピーすることに
より、メモリバスへのアクセスを減らすことが可能にな
る。
【図１】本発明の一実施例のメモリコントローラとSDRA
M、FlasｈROMの接続構成図である。
M、FlasｈROMの接続構成図である。
【図２】従来のメモリコントローラとSDRAM、FlasｈROM
の接続構成図である。
の接続構成図である。
【図３】本発明の一実施例のメモリコントローラの構成
図である。
図である。
【図４】配線パターン図。
１…メモリコントローラ、２…SDRAM、６…FlashROM、
１２…アドレスデコーダ、１４…デバイス制御回路、１
８…セレクタ。
１２…アドレスデコーダ、１４…デバイス制御回路、１
８…セレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武和 秀仁 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか事業所内 (72)発明者 石倉 秀司 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか事業所内 (72)発明者 有田 裕 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山本 雅之 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか事業所内 Ｆターム(参考） 5B060 MB07 MB08 MB09
Claims (3)
- 【請求項１】 1つもしくは、複数のデバイスで構成す
るアドレスビット数に比べデータビット数が多い半導体
記憶デバイスと、少なくとも１つのアドレスビット数に
比べデータビット数が少ない半導体記憶デバイスを制御
する半導体制御装置において、該アドレスビット数に比
べデータビット数が多い半導体記憶デバイスのデータ信
号の一部と、該アドレスビット数に比べデータビット数
が少ない半導体記憶デバイスのアドレス信号の一部を同
一配線で接続することを特徴をする半導体制御装置。 - 【請求項２】 請求項１において、該配線は、半導体制
御装置から該アドレスビット数に比べデータビット数が
少ない半導体記憶デバイス経由して該1アドレスビット
数に比べデータビット数が多い半導体記憶デバイスに接
続していることを特徴とする半導体制御装置。 - 【請求項３】 請求項１において、立上げ時に、該アド
レスビット数に比べデータビット数が少ない半導体記憶
デバイスからデータを読み出し該アドレスビット数に比
べデータビット数が多い半導体記憶デバイスに書込むこ
とを特徴とする半導体制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26498599A JP2001092714A (ja) | 1999-09-20 | 1999-09-20 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26498599A JP2001092714A (ja) | 1999-09-20 | 1999-09-20 | メモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001092714A true JP2001092714A (ja) | 2001-04-06 |
Family
ID=17410973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26498599A Pending JP2001092714A (ja) | 1999-09-20 | 1999-09-20 | メモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001092714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7210017B2 (en) | 2003-04-08 | 2007-04-24 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory, information processing method, and program |
-
1999
- 1999-09-20 JP JP26498599A patent/JP2001092714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7210017B2 (en) | 2003-04-08 | 2007-04-24 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory, information processing method, and program |
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