JP2009037446A

JP2009037446A - Ｄｄｒｉｉｓｄｒａｍおよびｄｄｒｉｉｉｓｄｒａｍに対応する共通モジュール

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Publication number: JP2009037446A
Application number: JP2007201640A
Authority: JP
Inventors: Jinhui Chen; 金輝陳; Huoyuan Lin; 火元林
Original assignee: Giga Byte Technology Co Ltd
Current assignee: Giga Byte Technology Co Ltd
Priority date: 2007-08-02
Filing date: 2007-08-02
Publication date: 2009-02-19
Anticipated expiration: 2027-08-02
Also published as: JP4705613B2

Abstract

【課題】ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールを提供する。
【解決手段】コンピュータに適用されるＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュール３であって、複数の信号を伝送する第１バス３０と、複数の終端抵抗を含む終端回路カード３４と、共通モジュール上に配置され、第１バスに接続され、ＤＤＲＩＩＳＤＲＡＭが第１スロットに選択的に組み込まれる第１スロット３１と、共通モジュール上に配置され、第１バスに接続され、ＤＤＲＩＩＩＳＤＲＡＭまたは終端回路カードがそれに組み込まれる第２スロット３２とを備え、ＤＤＲＩＩＳＤＲＡＭが第１スロットに組み込まれた時、終端回路カードが第２スロットに組み込まれる共通モジュール。
【選択図】図３Ａ

Description

本発明は、共通モジュールに関し、特に、ダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールに関するものである。

ダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）は、高速伝送と低消費電力の要求に適うように開発された。ＤＤＲＩＩＩＳＤＲＡＭの動作電圧は、従来の製品の２.５Ｖから１.８Ｖに低下している。よって、消費電力もそれに応じて減少し、結果としてアプリケーション装置（例えば、コンピュータと携帯電話）が長寿命となる。また、ＤＤＲＩＩＩＳＤＲＡＭのパッケージ技術、ピン、信号もこれまでの製品よりも改善されている。

図１は、ＤＤＲＩＩＳＤＲＡＭの従来のメインボードを表している。図１では、ＤＤＲＩＩＳＤＲＡＭ１１は、メインボード１のＤＤＲＩＩスロットに組み込まれる。メインコントローラ１０は、データ信号ＤＡＴＡと、アドレス信号ＡＤＤと、制御信号ＣＭＤとをＤＤＲＩＩＳＤＲＡＭ１１に提供する。メインコントローラ１０には、インテルのノースブリッジチップセット、またはＡＭＤ中央演算処理装置（ＣＰＵ）を用いることができる。図１を参照すると、アドレス信号ＡＤＤと制御信号ＣＭＤに対して必要な終端抵抗Ｒ_ＡＤＤとＲ_ＣＭＤは、メインボード１上に配置され、データ信号ＤＡＴＡに対して必要な終端抵抗Ｒ_ＤＡＴＡは、ＤＤＲＩＩＳＤＲＡＭ１１に組み込まれる。

図２は、ＤＤＲＩＩＩＳＤＲＡＭの従来のメインボードを表している。図２では、ＤＤＲＩＩＩＳＤＲＡＭ２１は、メインボード２のＤＤＲＩＩＩスロットに組み込まれる。メインコントローラ２０は、データ信号ＤＡＴＡと、アドレス信号ＡＤＤと、制御信号ＣＭＤとをＤＤＲＩＩＩＳＤＲＡＭ２１に提供する。メインコントローラ２０には、インテルのノースブリッジチップセット、またはＡＭＤＣＰＵを用いることができる。図２を参照すると、データ信号ＤＡＴＡ、アドレス信号ＡＤＤ、制御信号ＣＭＤに対して必要な終端抵抗Ｒ_ＤＡＴＡ、Ｒ_ＡＤＤ、Ｒ_ＣＭＤは、ＤＤＲＩＩＩＳＤＲＡＭ２１に組み込まれる。図１のＤＤＲＩＩＳＤＲＡＭ１１のメインボード１に比較すると、ＤＤＲＩＩＩＳＤＲＡＭ２１の終端抵抗Ｒ_ＡＤＤとＲ_ＣＭＤは、メインボード２から取り除かれてＤＤＲＩＩＩＳＤＲＡＭ２１の中に配置されている。

上述のように、ＤＤＲＩＩＳＤＲＡＭとＤＤＲＩＩＩＳＤＲＡＭでは、規格が異なる。ＤＤＲＩＩＳＤＲＡＭとＤＤＲＩＩＩＳＤＲＡＭを選択的に用いられる時、異なるメインボードがそれぞれに必要となる。

ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールを提供する。

本発明のダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールの特徴は、コンピュータに適用され、第１バスと、終端回路カードと、第１スロットと、第２スロットとを備える。第１バスは複数の信号を伝送する。終端回路カードは複数の終端抵抗を含む。第１スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩＳＤＲＡＭは、第１スロットに選択的に組み込まれる。第２スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩＩＳＤＲＡＭ、または終端回路カードは、第２スロットに組み込まれる。ＤＤＲＩＩＳＤＲＡＭが第１スロットに組み込まれた時、終端回路カードは第２スロットに組み込まれる。

本発明のダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジューの他の特徴は、コンピュータに適用され、第１バスと、第１スロットと、第２スロットと、複数の終端抵抗と、複数のスイッチとを備える。第１バスは複数の信号を伝送する。第１スロットは、共通モジュール上に配置され、第１バスに接続される。第２スロットは、共通モジュール上に配置され、第１バスに接続される。スイッチは、終端抵抗と第１バスの間に対応して接続される。第１モードでは、ＤＤＲＩＩＳＤＲＡＭは、第１スロットに組み込まれ、スイッチはオンにされて、終端抵抗を第１バスに接続する。第２モードでは、ＤＤＲＩＩＩＳＤＲＡＭは、第２スロットに組み込まれ、スイッチはオフにされる。

本発明のダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールの他の特徴は、コンピュータに適用され、第１バスと、第１スロットと、第２スロットと、複数の終端抵抗とを備える。第１バスは複数の信号を伝送する。第１スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩＳＤＲＡＭは、第１スロットに選択的に組み込まれる。第２スロットは、共通モジュール上に配置され、第１バスに接続される。ＤＤＲＩＩＩＳＤＲＡＭは第２スロットに選択的に組み込まれる。終端抵抗は、第１バスに対応して接続される。

本発明の共通モジュールは、異なる規格を有する２つのメインボードを必要とすることなく、ＤＤＲＩＩＳＤＲＡＭ、またはＤＤＲＩＩＩＳＤＲＡＭを選択的に用いることができる。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。

ダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールを提供する。図３Ａは、ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例を示す。この実施例の共通モジュール３は、コンピュータシステムに適用され、第１バス３０と、少なくとも１つの第１スロット３１と、第２スロット３２と、第３スロット３３と、終端回路カード（termination circuit card）３４とを含む。注意するのは、終端回路カード３４は、図３Ａに表される位置に固定されてはおらず、終端回路カード３４の位置は、終端回路カード３４が共通モジュール３に含まれることを表しているだけである。第１から第３スロット３１〜３３は、共通モジュール３上に配置され、第１バス３０に接続される。コンピュータシステムのメインコントローラ３５は、第３スロット３３に組み込まれる。

メインコントローラ３５は、複数の信号を第１バス３０に提供する。１実施例では、メインコントローラ３５は、ＡＭＤＣＰＵである。１実施例では、図３Ｂに示すように、共通モジュール３は、メインコントローラ３５に接続されるチップセット３６を更に含み、チップセット３６は、信号をメインコントローラ３５から第１バス３０に伝送する。図３Ｂの１実施例では、メインコントローラ３５は、インテルのＣＰＵであり、チップセット３６は、ノースブリッジチップセットによって実装される。

メインコントローラ３５からの信号は、データ信号と、アドレス信号と、制御信号とを含む。下記の説明では、データ信号はＤ０〜Ｄ２、アドレス信号はＡ０〜Ａ２、制御信号はＣ０〜Ｃ２とする。

共通モジュール３は、２つのモードで動作する。第１はＤＤＲＩＩＳＤＲＡＭモードで、第２はＤＤＲＩＩＩＳＤＲＡＭモードである。

図４Ａは、第１モードの共通モジュール３を表している。図４Ａを参照して説明すると、第１モードでは、ＤＤＲＩＩＳＤＲＡＭ４０は、第１スロット３１に組み込まれ、終端回路カード３４は、第２スロット３２に組み込まれる。図４Ｂを参照すると、終端回路カード３４は、複数の終端抵抗Ｒを含み、終端抵抗Ｒは、アドレス信号Ａ０〜Ａ２と制御信号Ｃ０〜Ｃ２のインピーダンスを整合する。例えば、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２をそれぞれ整合し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２をそれぞれ整合する。データ信号Ｄ０〜Ｄ２に整合する終端抵抗は、ＤＤＲＩＩＳＤＲＡＭ４０に組み込まれる。終端回路カード３４が第２スロット３２に組み込まれた時、終端抵抗ＲＡ０〜ＲＡ２と終端抵抗ＲＣ０〜ＲＣ２は、第１バス３０に対応して接続され、よって、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２にそれぞれ接続され、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２にそれぞれ接続される。

図５は、第２モードの共通モジュール３を表している。図５を参照して説明すると、第２モードでは、ＤＤＲＩＩＳＤＲＡＭ４０は、第１スロット３１から取り除かれ、終端回路カード３４は、第２スロット３２から取り除かれる。ＤＤＲＩＩＩＳＤＲＡＭ５０は、第２スロット３２に組み込まれる。ＤＤＲＩＩＩＳＤＲＡＭ５０の規格に基づいて、データ信号Ｄ０〜Ｄ２、アドレス信号Ａ０〜Ａ２、制御信号Ｃ０〜Ｃ２の終端抵抗は、ＤＤＲＩＩＩＳＤＲＡＭ５０に組み込まれ、終端回路カード３４は不要となる。

図３Ａ〜５の実施例に基づいて、ＤＤＲＩＩＳＤＲＡＭ４０が用いられる時、ＤＤＲＩＩＳＤＲＡＭ４０と終端回路カード３４が組み込まれ、ＤＤＲＩＩＩＳＤＲＡＭ５０が用いられる時、ＤＤＲＩＩＩＳＤＲＡＭ５０が組み込まれる。よって、異なる規格を有する２つのメインボードは必要ない。

また、図３Ａ〜５の実施例では、１つの第１スロット３１が例として提供されているが、実際には、共通モジュール３は、複数の直列接続された第１スロット３１を含むことができる。第１モードでは、１つのＤＤＲＩＩＳＤＲＡＭが１つの第１スロット３１に組み込まれる。

図６ＡのＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例では、共通モジュール６は、コンピュータシステムに適用され、第１バス６０と、少なくとも１つの第１スロット６１と、第２スロット６２と、第３スロット６３と、複数の終端抵抗Ｒと、複数のスイッチＳＷと、スイッチコントローラー６４とを含む。第１から第３スロット６１〜６３は、共通モジュール６上に配置され、第１バス６０に接続される。コンピュータシステムのメインコントローラ６５は、第３スロット６３に組み込まれる。スイッチＳＷは、終端抵抗Ｒと第１バス６０の間に接続される。

メインコントローラ６５は、複数の信号を第１バス６０に提供する。１実施例では、メインコントローラ６５は、ＡＭＤＣＰＵである。１実施例では、図６Ｂに示すように、共通モジュール６は、メインコントローラ６５に接続されるチップセット６６を更に含み、チップセット６６は、信号をメインコントローラ６５から第１バス６０に伝送する。図６Ｂの実施例では、メインコントローラ６５は、インテルのＣＰＵであり、チップセット６６は、ノースブリッジチップセットによって実行される。

メインコントローラ６５からの信号は、データ信号と、アドレス信号と、制御信号とを含む。下記の説明では、データ信号はＤ０〜Ｄ２、アドレス信号はＡ０〜Ａ２と、制御信号はＣ０〜Ｃ２とする。

終端抵抗Ｒは、アドレス信号Ａ０〜Ａ２と制御信号Ｃ０〜Ｃ２を整合する。例えば、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２をそれぞれ整合し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２をそれぞれ整合する。スイッチＳＷは、スイッチＳＷＡ０〜ＳＷＡ２とスイッチＳＷＣ０〜ＳＷＣ２を含む。スイッチＳＷＡ０〜ＳＷＡ２は、終端抵抗ＲＡ０〜ＲＡ２とアドレス信号Ａ０〜Ａ２の間にそれぞれ接続され、スイッチＳＷＣ０〜ＳＷＣ２は、終端抵抗ＲＣ０〜ＲＣ２と制御信号Ｃ０〜Ｃ２の間にそれぞれ接続される。

共通モジュール６は、２つのモードで動作する。第１はＤＤＲＩＩＳＤＲＡＭモードで、第２はＤＤＲＩＩＩＳＤＲＡＭモードである。

図７は、第１モードの共通モジュール６を表している。図７を参照して説明すると、第１モードでは、ＤＤＲＩＩＳＤＲＡＭ７０は、第１スロット６１に組み込まれ、スイッチコントローラー６４は、スイッチＳＷＡ０〜ＳＷＡ２とＳＷＣ０〜ＳＷＣ２をオンにする。終端抵抗ＲＡ０〜ＲＡ２とＲＣ０〜ＲＣ２は、第１バス６０に対応して接続される。よって、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２に接続し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２にそれぞれ接続される。また、データ信号Ｄ０〜Ｄ２に整合する終端抵抗は、ＤＤＲＩＩＳＤＲＡＭ７０に組み込まれる。

図８は、第２モードの共通モジュール６を表している。図８を参照して説明すると、第２モードでは、ＤＤＲＩＩＳＤＲＡＭ７０は、第１スロット６１から取り除かれ、ＤＤＲＩＩＩＳＤＲＡＭ８０は、第２スロット６２に組み込まれる。スイッチコントローラー６４は、スイッチＳＷＡ０〜ＳＷＡ２とＳＷＣ０〜ＳＷＣ２をオフにする。ＤＤＲＩＩＩＳＤＲＡＭ８０の規格に基づいて、データ信号Ｄ０〜Ｄ２、アドレス信号Ａ０〜Ａ２、制御信号Ｃ０〜Ｃ２の終端抵抗は、ＤＤＲＩＩＩＳＤＲＡＭ８０に組み込まれる。よって、スイッチＳＷＡ０〜ＳＷＡ２とＳＷＣ０〜ＳＷＣ２は、第１バス６０に接続されることがない。

図６Ａ〜８の実施例に基づいて、ＤＤＲＩＩＳＤＲＡＭ７０、またはＤＤＲＩＩＩＳＤＲＡＭ８０が用いられる時、終端抵抗Ｒと第１バス６１の間のスイッチＳＷは、選択的にオン、またはオフにされる。よって、異なる規格を有する２つのメインボードが不要となる。

また、図６Ａ〜８の実施例では、単一の第１スロット６１が例として提供されているが、実際には、共通モジュール６は、複数の直列接続された第１スロット６１を含むことができる。第１モードでは、１つのＤＤＲＩＩＳＤＲＡＭが１つの第１スロット６１に組み込まれる

図９ＡのＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例では、共通モジュール９は、コンピュータシステムに適用され、第１バス９０と、少なくとも１つの第１スロット９１と、第２スロット９２と、第３スロット９３と、複数の終端抵抗Ｒとを含む。第１から第３スロット９１〜９３は、共通モジュール９上に配置され、第１バス９０に接続される。コンピュータシステムのメインコントローラ９４は、第３スロット９３に組み込まれる。終端抵抗Ｒは、第１バス９０に対応して接続される。

メインコントローラ９４は、複数の信号を第１バス９０に提供する。１実施例では、メインコントローラ９４は、ＡＭＤＣＰＵである。１実施例では、図９Ｂに示すように、共通モジュール９は、メインコントローラ９４に接続されるチップセット９５を更に含み、チップセット９５は、信号をメインコントローラ９４から第１バス９０に伝送する。図９Ｂの１実施例では、メインコントローラ９４は、インテルのＣＰＵであり、チップセット９５は、ノースブリッジチップセットによって実装される。

メインコントローラ９４からの信号は、データ信号と、アドレス信号と、制御信号とを含む。下記の説明では、データ信号はＤ０〜Ｄ２、アドレス信号はＡ０〜Ａ２と、制御信号はＣ０〜Ｃ２とする。

終端抵抗Ｒは、第１バス９０に対応して接続され、アドレス信号Ａ０〜Ａ２と制御信号Ｃ０〜Ｃ２を整合する。例えば、終端抵抗ＲＡ０〜ＲＡ２は、アドレス信号Ａ０〜Ａ２をそれぞれ整合し、終端抵抗ＲＣ０〜ＲＣ２は、制御信号Ｃ０〜Ｃ２をそれぞれ整合する。

共通モジュール９は、２つのモードで動作する。第１はＤＤＲＩＩＳＤＲＡＭモードで、第２はＤＤＲＩＩＩＳＤＲＡＭモードである。

図１０は、第１モードの共通モジュール９を表している。図１０を参照して説明すると、第１モードでは、ＤＤＲＩＩＳＤＲＡＭ１００は、第１スロット９１に組み込まれる。制御信号Ｃ０〜Ｃ２を整合する終端抵抗は、ＤＤＲＩＩＳＤＲＡＭ１００に組み込まれる。よって、データ信号Ｄ０〜Ｄ２と、アドレス信号Ａ０〜Ａ２と、制御信号Ｃ０〜Ｃ２とは、終端抵抗に接続して整合される。

図１１は、第２モードの共通モジュール９を表している。図１１を参照して説明すると、第２モードでは、ＤＤＲＩＩＳＤＲＡＭ１００は、第１スロット９１から取り除かれ、ＤＤＲＩＩＩＳＤＲＡＭ１１０が第２スロット９２に組み込まれる。

１実施例では、各終端抵抗Ｒの値の範囲は０Ω〜１００Ωである。他の１実施例では、各終端抵抗Ｒの値の範囲は１０Ω〜１００Ωである。

図９Ａ〜１１の実施例に基づいて、ＤＤＲＩＩＳＤＲＡＭ１００、またはＤＤＲＩＩＩＳＤＲＡＭ１１０が用いられる時、ＤＤＲＩＩＳＤＲＡＭ１００、またはＤＤＲＩＩＩＳＤＲＡＭ１１０は、共通モジュール９に選択的に組み込まれる。よって、本発明の共通モジュールよって、異なる規格を有する２つのメインボードを用いる必要がなくなる。

また、図９Ａ〜１１の実施例では、単一の第１スロット９１が例として提供されているが、実際には、共通モジュール９は、複数の直列接続された第１スロット９１を含むことができる。第１モードでは、１つのＤＤＲＩＩＳＤＲＡＭが１つの第１スロット９１に組み込まれる。

以上、本発明の好適な実施例を示したが、これは本発明を限定するものではなく、本発明の趣旨及び範囲を逸脱しない限りにおいては、当業者であれば行い得る様々な変更や変形を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。

ＤＤＲＩＩＳＤＲＡＭの従来のメインボードを表している。ＤＤＲＩＩＩＳＤＲＡＭの従来のメインボードを表している。ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例を表している。ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例を表している。第１モードの図３Ａの共通モジュールを表している。図３Ａの終端回路カード（termination circuit card）を表している。第２モードの図３Ａの共通モジュールを表している。ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例を表している。ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの１実施例を表している。第１モードの図６Ａの共通モジュールを表している。第２モードの図６Ａの共通モジュールを表している。ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの実施例を表している。ＤＤＲＩＩＳＤＲＡＭおよびＤＤＲＩＩＩＳＤＲＡＭに対応する共通モジュールの実施例を表している。第１モードの図９Ａの共通モジュールを表している。第２モードの図９Ａの共通モジュールを表している。

符号の説明

１メインボード
１０メインコントローラ
１１ＤＤＲＩＩＳＤＲＡＭ
２メインボード
２０メインコントローラ
２１ＤＤＲＩＩＩＳＤＲＡＭ
ＲＡＤＤ，ＲＣＭＤ，ＲＤＡＴＡ終端抵抗
３共通モジュール
３０第１バス
３１第１スロット
３２第２スロット
３３第３スロット
３４終端回路カード
３５メインコントローラ
３６チップセット
４０ＤＤＲＩＩＳＤＲＡＭ
５０ＤＤＲＩＩＩＳＤＲＡＭ
Ａ０〜Ａ２アドレス信号
Ｃ０〜Ｃ２制御信号
Ｄ０〜Ｄ２データ信号
Ｒ，ＲＡ０〜ＲＡ２，ＲＣ０〜ＲＣ２終端抵抗
６共用モジュール
６０第１バス
６１第１スロット
６２第２スロット
６３第３スロット
Ｒ終端抵抗
ＳＷ複数のスイッチ
６４スイッチコントローラー
６５メインコントローラ
６６チップセット
７０ＤＤＲＩＩＳＤＲＡＭ
８０ＤＤＲＩＩＩＳＤＲＡＭ
ＳＷ，ＳＷＡ０〜ＳＷＡ２，ＳＷＣ０〜ＳＷＣ２スイッチ
９共用モジュール
９０第１バス
９１第１スロット
９２第２スロット
９３第３スロット
９４メインコントローラ
９５チップセット
１００ＤＤＲＩＩＳＤＲＡＭ
１１０ＤＤＲＩＩＩＳＤＲＡＭ
Ｒ，ＲＡ０〜ＲＡ２，ＲＣ０〜ＲＣ２終端抵抗

Claims

コンピュータに適用されるダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールであって、
複数の信号を伝送する第１バスと、
複数の終端抵抗を含む終端回路カードと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＳＤＲＡＭが前記第１スロットに選択的に組み込まれる第１スロットと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＩＳＤＲＡＭ、または前記終端回路カードが組み込まれる第２スロットと、を備え、
前記ＤＤＲＩＩＳＤＲＡＭが前記第１スロットに組み込まれた時、前記終端回路カードが前記第２スロットに組み込まれることを特徴とする共通モジュール。
前記共通モジュールに配置された第３スロットを更に備え、前記コンピュータのメインコントローラが前記第３スロットに組み込まれ、前記信号は第１バスに提供されることを特徴とする請求項１に記載の共通モジュール。
前記メインコントローラに接続されたチップセットを更に備え、前記信号は前記第１バスに伝送されることを特徴とする請求項２に記載の共通モジュール。
前記信号は、複数のデータ信号と、複数のアドレス信号と、複数の制御信号とを含み、前記終端抵抗は、複数の第１終端抵抗と複数の第２終端抵抗とを含み、
前記第１終端抵抗は前記アドレス信号を整合し、前記第１終端抵抗は前記制御信号を整合することを特徴とする請求項１に記載の共通モジュール。
前記終端抵抗は、前記第１バスに対応して接続されることを特徴とする請求項１に記載の共通モジュール。
コンピュータに適用されるダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールであって、
複数の信号を伝送する第１バスと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＳＤＲＡＭが第１モードで組み込まれる第１スロットと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＩＳＤＲＡＭが第２モードで組み込まれる第２スロットと、
複数の終端抵抗と、
前記複数の終端抵抗と前記第１バスの間に対応して接続された複数のスイッチと、を備え、
前記第１モードでは、前記スイッチはオンになって、前記終端抵抗を前記第１バスに接続し、
前記第１モードでは、前記スイッチは、オフになることを特徴とする共通モジュール。
前記共通モジュールに配置された第３スロットを更に備え、前記コンピュータのメインコントローラは、前記第３スロットに組み込まれ、前記信号は前記第１バスに提供されることを特徴とする請求項６に記載の共通モジュール。
前記メインコントローラに接続されたチップセットを更に備え、前記信号は前記第１バスに伝送されることを特徴とする請求項７に記載の共通モジュール。
前記信号は、複数のデータ信号と、複数のアドレス信号と、複数の制御信号とを含み、前記終端抵抗は、複数の第１終端抵抗と複数の第２終端抵抗を含み、
前記第１終端抵抗は前記アドレス信号を整合し、前記第２終端抵抗は前記制御信号を整合することを特徴とする請求項６に記載の共通モジュール。
コンピュータに適用されるダブルデータレートシンクロナスＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＳＤＲＡＭ）およびダブルデータレートシンクロナスＩＩＩ同期型ダイナミックランダムアクセスメモリ（ＤＤＲＩＩＩＳＤＲＡＭ）に対応する共通モジュールであって、
複数の信号を伝送する第１バスと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＳＤＲＡＭが選択的に組み込まれる第１スロットと、
前記共通モジュール上に配置され、前記第１バスに接続され、前記ＤＤＲＩＩＩＳＤＲＡＭが選択的に組み込まれる第２スロットと、
前記第１バスに対応して接続される複数の終端抵抗と、
を含むことを特徴とする共通モジュール。
前記共通モジュールに配置された第３スロットを更に備え、前記コンピュータのメインコントローラが前記第３スロットに組み込まれ、前記信号は第１バスに提供されることを特徴とする請求項１０に記載の共通モジュール。
前記メインコントローラに接続されたチップセットを更に備え、前記信号は前記第１バスに伝送されることを特徴とする請求項１１に記載の共通モジュール。
前記信号は、複数のデータ信号と、複数のアドレス信号と、複数の制御信号とを含み、前記終端抵抗は、複数の第１終端抵抗と複数の第２終端抵抗とを含み、
と前記第１終端抵抗は前記アドレス信号を整合し、前記第１終端抵抗は前記制御信号を整合することを特徴とする請求項１０に記載の共通モジュール。
前記各終端抵抗の値は、０Ω〜１００Ωの範囲内であることを特徴とする請求項１０に記載の共通モジュール。
前記各終端抵抗の値は、１０Ω〜１００Ωの範囲内であることを特徴とする請求項１４に記載の共通モジュール。
第１モードでは、ＤＤＲＩＩＳＤＲＡＭは、前記第１スロットに組み込まれ、第２モードでは、ＤＤＲＩＩＳＤＲＡＭは、前記第１スロットから取り除かれ、ＤＤＲＩＩＳＤＲＡＭが前記第２スロットに組み込まれることを特徴とする請求項１０に記載の共通モジュール。