JPH08110862A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 パリティ機能を有する機能モジュールと有し
ない機能モジュールとが混在してバス上に接続されてい
る場合でも、パリティチェックおよびデータ転送の信頼
性を向上させ得るデータ転送装置を提供する。 【構成】 パリティ機能を有する機能モジュールからバ
ス上に出力された転送データに対してはパリティチェッ
クが行われ、パリティ機能を有しない機能モジュールか
らバス上に出力された転送データに対してはパリティチ
ェックが行われない。すなわち、バスコントローラ９に
設けられたパリティチェック回路１０は、パリティ機能
をサポートしているＩ／Ｏ装置３からバス上へ送出され
た転送データに対してはパリティチェックを行い、サポ
ートしていないＩ／Ｏ装置５からバス上へ送出された転
送データに対してはパリティチェックを行わない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周辺機器相互間、主記
憶装置相互間、および主記憶装置と周辺装置との間で行
われるデータ転送を制御するデータ転送装置に係り、特
に、バス上に出力された転送データに対してパリティチ
ェックを行う機能を備えたデータ転送装置に関する。

【０００２】

【従来の技術】従来のＤＭＡコントローラでは、ＤＭＡ
転送時にエラーを生じた場合でも当該データを有効なも
のとして転送してしまい、これがＤＭＡ転送データの信
頼性を低下させる主たる要因となっていた。このような
問題点を解決するために、例えば特開平４−２４８３０
号公報では、ＤＭＡコントローラによってＤＭＡ転送が
なされる前に当該ＤＭＡ転送に係るデータにエラーが有
るか否かのチェックが行われるようにした技術が開示さ
れている。

【０００３】図９は、上記した従来技術の構成を示した
ブロック図であり、バス８上には、ＣＰＵ１、ＲＡＭ
２、Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、およびＤＭＡコント
ローラ６が接続されている。ＤＭＡコントローラ６はパ
リティチェック回路７を含んでおり、バス８を介して転
送される全てのデータに対してパリティチェックを行
い、パリティエラーが検出されると、割り込み線１２を
利用してＣＰＵ１にエラーの発生を通知する。

【０００４】

【発明が解決しようとする課題】上記した従来技術で
は、バス８を介して転送される全てのデータに対してパ
リティチェック回路７が機能してしまうので、パリティ
機能をサポートしていないＩ／Ｏ装置等から出力された
データに対してもパリティチェックが行われてしまう。
この結果、パリティ機能をサポートしていないＩ／Ｏ装
置から出力されたデータに対しては、データエラーが発
生していなくてもエラー判定がなされてしまうことにな
るので、パリティ機能をサポートしていないＩ／Ｏ装置
をバスに接続するとパリティチェックの信頼性が低下し
てしまうという問題点があった。

【０００５】また、上記した従来技術では、パリティチ
ェック回路７がＤＭＡコントローラ６内に設けられてお
り、ＤＭＡ転送以外のデータ転送、すなわちＣＰＵ３の
介在したデータ転送ではパリティチェックが行われな
い。このため、ＣＰＵ３の介在したデータ転送に対して
は別のパリティ機能を付け加えるか、あるいはパリティ
チェックを行わないかの選択を余儀無くされ、別途にパ
リティ機能を付け加えるとコストが増加し、パリティチ
ェックを行わないとデータ転送の信頼性が低下してしま
うという問題点があった。

【０００６】本発明の目的は、上記した従来技術の問題
点を解決し、パリティ機能を有する機能モジュールと有
しない機能モジュールとが混在してバス上に接続されて
いる場合でも、パリティチェックおよびデータ転送の信
頼性を向上させ得るデータ転送装置を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、共通バスを介して相互接続された
機能モジュール間でのデータ転送を制御するデータ転送
装置において、各機能モジュールに関してパリティ機能
の有無を登録する手段と、データ転送に携わる各機能モ
ジュールのパリティ機能を判断する手段と、パリティ機
能を有する機能モジュールからバス上に出力された転送
データに対して選択的にパリティチェックを行う手段と
を具備した点に特徴がある。

【０００８】

【作用】上記した構成によれば、パリティ機能を有する
機能モジュールからバス上に出力された転送データに対
してはパリティチェックが行われ、パリティ機能を有し
ない機能モジュールからバス上に出力された転送データ
に対してはパリティチェックが行われない。このため、
パリティ機能を有する機能モジュールから出力された転
送データに対しては高い信頼性を保障できるようになる
一方、パリティ機能を有しない機能モジュールから出力
された転送データに対しては、パリティチェックが禁止
されるので、パリティエラー判定が防止される。

【０００９】

【実施例】図１は、本発明の一実施例の構成を示したブ
ロック図であり、前記と同一の符号は同一または同等部
分を表している。

【００１０】内部バス８上には、ＣＰＵ１、ＲＡＭ２、
パリティ機能をサポートしているＩ／Ｏ装置３、パリテ
ィ機能をサポートしていないＩ／Ｏ装置５、バスコント
ローラ９、およびＤＭＡコントローラ１１といった多数
の機能モジュールが接続されている。また、ＲＡＭ２、
Ｉ／Ｏ装置３、ＤＭＡコントローラ１１、バスコントロ
ーラ９には、データラインのパリティ線１４が接続され
ている。

【００１１】バスコントローラ９はパリティチェック回
路１０を備えている。当該パリティチェック回路１０
は、バス８上でデータ転送が行われる際にデータのパリ
ティチェックを行い、パリティエラーが検出されると、
割り込み線１３を介してエラー発生をＣＰＵ１に通知す
る。

【００１２】本実施例では、パリティ機能をサポートし
ていないＩ／Ｏ装置５もバス８上に接続されており、バ
スコントローラ９は、Ｉ／Ｏ装置５からバス上へ送出さ
れた転送データが他の機能モジュール（例えば、ＤＭＡ
コントローラ１１）に読み込まれる“リードアクセス”
に対してはパリティのチェックを行わない。同様に、Ｃ
ＰＵ１もパリティ機能をサポートしていないので、ＣＰ
Ｕ１からバス上へ送出された転送データが他の機能モジ
ュールに書き込まれる“ライトアクセス”に対してもパ
リティチェックは行われない。

【００１３】このように、本実施例では転送データをバ
ス上に送出する機能モジュールがパリティ機能をサポー
トしているか否かに応じて、パリティチェック回路１０
の動作を異ならせることにより、パリティ機能を備えて
いない機能モジュールをも使用することができる。

【００１４】図２は、前記バスコントローラ９の一実施
例の主要部の構成を示したブロック図であり、各入出力
信号名の右上に付した“＊”は、当該信号が負論理であ
ることを示している。本実施例では、バスコントローラ
９は複数のマスタモジュール（ＣＰＵ１およびＤＭＡコ
ントローラ１１）間でのバスの調停を行うバス調停回路
１５、マスタモジュールに対するパリティのイネーブル
／ディセーブルを制御するマスタチェック回路１６、ス
レーブモジュール（ＲＡＭ２、Ｉ／Ｏ装置３、Ｉ／Ｏ装
置５）に対するパリティのイネーブル／ディセーブルを
制御するスレーブチェック回路１７、マスタモジュール
が出力したアドレスのデコードを行うアドレスデコード
回路１９、マスタモジュールおよびスレーブモジュール
がパリティ機能をサポートするか否かを設定するための
レジスタ（パリティイネーブルレジスタ：以下、ＰＥＲ
と表現する）１８、バスコントローラ９の内部動作を設
定したり、あるいは内部状態を知るためのレジスタ（コ
ントロール・ステータス・レジスタ：以下、ＣＳＲと表
現する）２１、ならびにバス８上のデータとパリティ線
１４のパリティとを比較してパリティチェックを行うパ
リティチェック回路２０から構成されている。

【００１５】図３は、前記ＣＳＲ２１の構成を模式的に
示した図である。ＣＳＲ２１は、システム全体でパリテ
ィチェックを行うか否かを示すためのビットＳＰＣＥ３
０、およびパリティエラーが発生したことを示すパリテ
ィエラービットＰＥＲＲＢ３１から構成されている。Ｓ
ＰＣＥ３０に“１”が設定されるとパリティチェック機
能がイネーブルとなり、“０”が設定されるとパリティ
チェック機能がディセーブルとなる。

【００１６】図４は、前記ＰＥＲ１８の構成を模式的に
示した図である。ＰＥＲ１８は、マスタモジュールであ
るＣＰＵ１、ＤＭＡ１１のそれぞれに関するパリティイ
ネーブルビットＣＰＵＰＥ４０、およびＤＭＡＰＥ４１
と、スレーブモジュールであるＲＡＭ２、Ｉ／Ｏ装置
３、Ｉ／Ｏ装置５のそれぞれに関するパリティイネーブ
ルビットＲＡＭＰＥ４２、Ｉ／Ｏ３ＰＥ４３、およびＩ
／Ｏ５ＰＥ４４から構成されている。

【００１７】例えば、ＣＰＵＰＥ４０に“１”が設定さ
れているとＣＰＵ１がパリティ機能をサポートすること
を意味し、“０”が設定されているとパリティ機能をサ
ポートしないことを意味する。本実施例では、ＣＰＵ１
はパリティ機能をサポートしないのでＣＰＵＰＥ４０に
は“０”が設定されている。同様に、本実施例ではＤＭ
ＡＰＥ４１、ＲＡＭＰＥ４２、およびＩ／Ｏ３ＰＥ４３
には“１”、Ｉ／Ｏ５ＰＥ４４には“０”が、それぞれ
設定されているものとする。

【００１８】図５は、前記マスタチェック回路１６の内
部構造を示した図である。マスタチェック回路１６は、
前記ＰＥＲ１８のＣＰＵＰＥ４０、ＤＭＡＰＥ４１、お
よびリード信号ＲＤ、バス許可信号ＢＧ０、ＢＧ１から
マスタパリティチェック信号ＭＣＨＫ５９を生成する。
ＭＣＨＫ５９は、現在マスタになっているモジュールが
パリティ機能をサポートしており、かつスレーブモジュ
ールへのライトサイクル（ＲＤが“０”）のとき“１”
となり、それ以外のときは“０”となる信号である。

【００１９】図６は、前記スレーブチェック回路１７の
内部構造を示した図である。スレーブチェック回路１７
は、前記ＰＥＲ１８のＲＡＭＰＥ４２、Ｉ／Ｏ３ＰＥ４
３、Ｉ／Ｏ５ＰＥ４４、およびＣＳ０、ＣＳ１、ＣＳ
２、ＲＤからスレーブパリティチェック信号ＳＣＨＫ６
０を生成する。ＳＣＨＫ６０は、選択されたスレーブモ
ジュールがパリティ機能をサポートしており、かつマス
タモジュールからのリードサイクル（ＲＤが“１”）の
ときに“１”となり、それ以外のときには“０”となる
信号である。

【００２０】図７は、前記パリティチェック回路２０の
内部構造を示した図である。パリティチェック回路２０
は、バス８上のデータとパリティ線１４上のパリティか
ら、当該データが正しいか否かを調べ、正しい時はＰＣ
ＨＫ６２を“１”に設定し、正しくない時は“０”に設
定する。

【００２１】図８は、バスコントローラ９の動作を示し
たフローチャートである。ステップＳ１では、ＣＰＵ１
によってＰＥＲ１８にマスタモジュール（ＣＰＵ１、Ｄ
ＭＡ１１）とスレーブモジュール（ＲＡＭ２、Ｉ／Ｏ装
置３、Ｉ／Ｏ装置５）に関するそれぞれパリティイネー
ブルビットＣＰＵＰＥ４０、ＤＭＡＰＥ４１、ＲＡＭＰ
Ｅ４２、Ｉ／ＯＰＥ４３、Ｉ／Ｏ５ＰＥ４４にパリティ
情報が設定される。例えば図３の構成では、ＣＰＵＰＥ
４０に“０”、ＤＭＡＰＥ４１に“１”、ＲＡＭＰＥ４
２に“１”、Ｉ／Ｏ３ＰＥ４３に“１”、Ｉ／Ｏ５ＰＥ
４４に“０”が、それぞれ設定される。

【００２２】ステップＳ２では、マスタモジュール（Ｃ
ＰＵ１またはＤＭＡ１１）からのバス要求信号（ＢＲ０
またはＢＲ１）がアサートされるまで待機し、バス要求
信号がアサートされるとステップＳ３へ進む。ステップ
Ｓ３では、既にバス許可信号（ＢＧ０またはＢＧ１）が
アサートされているか否かが判断され、他のバス許可信
号がアサートされていないと判断されると、ステップＳ
４では、バス要求信号をアサートしているマスタモジュ
ールに対してバス許可信号（ＢＧ０またはＢＧ１）がア
サートされる。

【００２３】ステップＳ５では、データ転送がリードで
あるかライトであるかが判断され、リード（スレーブか
らマスタへの読み込み）であればステップＳ６へ進み、
ライト（マスタからスレーブへの書き込み）であればス
テップＳ８に進む。リードサイクルの場合、ステップＳ
６では、マスタモジュールから出力されたアドレスがバ
スコントローラ９に取り込まれ、このアドレスをデコー
ドすることにより、マスタモジュールがどのスレーブモ
ジュールにアクセスしようとしているのか判断される。
ステップＳ７では、アクセスされるスレーブモジュール
がパリティ機能をサポートしているか否かが判断され
る。ここで、スレーブモジュールがパリティ機能をサポ
ートしていればステップＳ１１に進み、サポートしてい
なければステップＳ９に進む。

【００２４】一方、ライトサイクルの場合、ステップＳ
８では、マスタモジュールがパリティ機能をサポートし
ているか否かが判断され、マスタモジュールがパリティ
機能をサポートしていればステップＳ１１へ進み、サポ
ートしていなければステップＳ９へ進む。

【００２５】ステップＳ９では、転送中にエラーが発生
したか否かが判断され、エラーが発生していれば、ステ
ップＳ１５へ進んでバス許可信号がネゲートされ、エラ
ーが発生していなければステップＳ１０へ進む。ステッ
プＳ１０では、スレーブモジュールからＲＤＹ信号がア
サートされているか否かが判断される。

【００２６】一方、ステップＳ１１でも、転送中にエラ
ーが発生したか否かが判断され、エラーが発生していな
ければ、ステップＳ１２において、スレーブモジュール
からＲＤＹ信号がアサートされたか否かが判断される。
ＲＤＹ信号がアサートされると、ステップＳ１３では、
転送データにパリティエラーが発生したか否かが判断さ
れる。パリティエラーが発生すると、ステップＳ１４で
は、ＣＳＲ１８のパリティエラービットＰＥＲＲＢ３１
に“１”がセットされ、割り込み線ＩＲＱ１３がアサー
トされてＣＰＵ１にパリティエラーの発生が通知され
る。

【００２７】以下、一例として、マスタモジュールであ
るＤＭＡコントローラ１１がスレーブモジュールである
Ｉ／Ｏ装置３からデータをリード転送される際の動作を
説明をする。ＤＭＡコントローラ１１がバス要求信号Ｂ
Ｒ１をアサートすると、バスコントローラ９は、ステッ
プＳ３において、バスを要求していない他のマスタモジ
ュールに対するバス許可信号ＢＧ０がアサートされてい
ないか調べる。許可信号ＢＧ０がアサートされていなけ
れば、ステップＳ４においてバス許可信号ＢＧ１をアサ
ートする。ステップＳ５では、当該転送がリードなので
ステップＳ６に進み、ここで、ＤＭＡコントローラ１１
が出力したアドレスからスレーブモジュールがＩ／Ｏ装
置３であることを知る。ステップＳ７では、Ｉ／Ｏ装置
３がパリティ機能をサポートしていることを知り、ステ
ップＳ１１からステップＳ１３においてデータ転送が行
われる。

【００２８】この際、パリティエラーが発生すれば、ス
テップＳ１４でＣＳＲ１８のパリティエラービットＰＥ
ＲＲＢ３１に“１”がセットされて割り込み線ＩＲＱ１
３がアサートされ、ＣＰＵ１に対してパリティエラーの
発生が通知される。また、パリティエラーが発生しなけ
れば、そのまま転送が終了する。

【００２９】上記したように、本実施例によれば、マス
タモジュールやスレーブモジュールがパリティ機能をサ
ポートしているか否かに応じて、さらに具体的に言え
ば、転送データをバス上に送出した機能モジュールがパ
リティ機能をサポートしているか否かに応じて、転送デ
ータに対するパリティチェックの実行が制限されるの
で、パリティ機能をサポートしている機能モジュールと
サポートしていない機能モジュールとが混在するバス上
での転送データに対しても、パリティチェックが可能と
なり、信頼性の高いデータ転送が可能になる。

【００３０】なお、本発明は上記した構成に限定され
ず、例えば以下のような変形が可能である。すなわち、
ＣＳＲ１８に偶数パリティビットを追加することによ
り、パリティチェックを偶数および奇数のどちらでも行
えるようにしても良い。これにより、最初、偶数パリテ
ィで書き込んだデータを奇数パリティで読み出すことが
でき、強制的にパリティエラーを発生することができる
ようになる。

【００３１】また、偶数パリティビットＣＳＲ１８に追
加するのでなく、ＰＥＲ２１の各マスタおよびスレーブ
に対して個々に偶数パリティビット追加することによ
り、各マスタおよびスレーブに対して各々偶数または奇
数パリティを設定することができるようにすることも可
能である。

【００３２】

【発明の効果】上記したように、本発明によれば、パリ
ティ機能を有する機能モジュールからバス上に出力され
た転送データに対してはパリティチェックが行われ、パ
リティ機能を有しない機能モジュールからバス上に出力
された転送データに対してはパリティチェックが行われ
ない。したがって、パリティ機能を有する機能モジュー
ルとパリティ機能を有しない機能モジュールとが混在し
てバス上に接続されている場合でも、パリティ機能を有
する機能モジュールから出力された転送データに対して
は高い信頼性を保障できるようになる一方、パリティ機
能を有しない機能モジュールから出力された転送データ
に対しては、誤判断によるパリティエラー判定が防止さ
れるので、信頼性の高いデータ転送が可能になる。

【図面の簡単な説明】

【図１】 本発明の一実施例であるデータ転送装置のブ
ロック図である。

【図２】 バスコントローラの構成を示したブロック図
である。

【図３】 ＣＳＲ２１の構成を模式的に示した図であ
る。

【図４】 ＰＥＲ１８の構成を模式的に示した図であ
る。

【図５】 マスタチェック回路のブロック図である。

【図６】 スレーブチェック回路のブロック図である。

【図７】 パリティチェック回路のブロック図である。

【図８】 本発明の動作を説明するためのフローチャー
トである。

【図９】 従来のデータ転送装置のブロック図である。

【符号の説明】

１…ＣＰＵ、２…ＲＡＭ、３、５…Ｉ／Ｏ装置、８…内
部バス、９…バスコントローラ、１０…パリティチェッ
ク回路、１１…ＤＭＡコントローラ、１５…バス調停回
路、１６…マスタチェック回路、１７…スレーブチェッ
ク回路、１８…パリティイネーブルレジスタ、１９…ア
ドレスデコード回路、２１…コントロール・ステータス
・レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 共通バスを介して相互接続された機能モ
   ジュール間でのデータ転送を制御するデータ転送装置に
   おいて、 各機能モジュールに関してパリティ機能の有無を登録す
   る手段と、 前記登録内容に基づいて、データ転送に携わる各機能モ
   ジュールのパリティ機能を判断する手段と、 パリティ機能を有する機能モジュールからバス上に出力
   された転送データに対してはパリティチェックを行い、
   パリティ機能を有しない機能モジュールからバス上に出
   力された転送データに対してはパリティチェックを行わ
   ないパリティチェック手段とを具備したことを特徴とす
   るデータ転送装置。