JPH0387936A - 計算機の異常検出回路 - Google Patents
計算機の異常検出回路Info
- Publication number
- JPH0387936A JPH0387936A JP62248453A JP24845387A JPH0387936A JP H0387936 A JPH0387936 A JP H0387936A JP 62248453 A JP62248453 A JP 62248453A JP 24845387 A JP24845387 A JP 24845387A JP H0387936 A JPH0387936 A JP H0387936A
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- JP
- Japan
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- computer
- abnormality
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- detection circuit
- cpu
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- Pending
Links
- 230000005856 abnormality Effects 0.000 title claims abstract description 28
- 238000001514 detection method Methods 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機の中央演算処理装置の異常検出回路に
関するものである。
関するものである。
第３図は例えば特開昭６２−３２５４４号公報に掲載さ
れている従来の計算機の異常検出回路の構成の一例を示
すブロック図である。
れている従来の計算機の異常検出回路の構成の一例を示
すブロック図である。
第３図において１は計算機大体、１０は前記計算機本体
ｌの中央演算処理装置ｉｌｔ以下「Ｃ２０」という）。
ｌの中央演算処理装置ｉｌｔ以下「Ｃ２０」という）。
１１はリードオンリメモリ（以下ＦＲＯＭＪという）、
１２はランダムアクセスメモリ（以下ｒＲＡＭＪという
）、１３は補助メモリ、１４は不正書込検出回路であり
、これらは前記ＣＰＵｌ０から延長されているバス１６
にそれぞれ接続されている。
１２はランダムアクセスメモリ（以下ｒＲＡＭＪという
）、１３は補助メモリ、１４は不正書込検出回路であり
、これらは前記ＣＰＵｌ０から延長されているバス１６
にそれぞれ接続されている。
次に上述した計算機の異常検出回路の動作について説明
する。
する。
ＣＰＵｌ０は電源投入直後はＲＯＭＩＩ内にストアされ
ているプログラムを実行していき、該プログラムに従っ
て補助メモリ１３より演算処理プログラムのコードを読
出し、コードをＲＡＭ１２内のあらかじめ決められた番
地にストアする。（いわゆるブート動作を行なう） ＲＡＭ １２ 内へのプログラムコードのストア完了後
は、ＣＰＵｔｏはＲＡｌｋ口２内のプログラムを実行し
、ＲＡＦｉ０２内のコードエリア以外の領域に演算デー
タの書込み及び読出しを行ないながら演算処理を実行し
ていく。
ているプログラムを実行していき、該プログラムに従っ
て補助メモリ１３より演算処理プログラムのコードを読
出し、コードをＲＡＭ１２内のあらかじめ決められた番
地にストアする。（いわゆるブート動作を行なう） ＲＡＭ １２ 内へのプログラムコードのストア完了後
は、ＣＰＵｔｏはＲＡｌｋ口２内のプログラムを実行し
、ＲＡＦｉ０２内のコードエリア以外の領域に演算デー
タの書込み及び読出しを行ないながら演算処理を実行し
ていく。
不正書込検出回路１４はパス１６の状態を常に監視し、
ＣＰＵｌ０がＲＯＭＩＩに対してデータ書込アクセスを
実行したときに不正書込発生信号１４ａを論理レベル１
１″とする。ＣＰＵｌ０のプログラム実行が正常に行な
われていれば書込アクセスは常にＲＭＭｇ２対してしか
発生しないため、不正書込検出信号１４ａの論理レベル
が１１＃となった場合ＣＰＵｌ０のプログラム実行に何
らかの異常が発生したと判断でき、本信号を外部の警報
装置などに接続することで計算機１の異常検出が可能と
なる。
ＣＰＵｌ０がＲＯＭＩＩに対してデータ書込アクセスを
実行したときに不正書込発生信号１４ａを論理レベル１
１″とする。ＣＰＵｌ０のプログラム実行が正常に行な
われていれば書込アクセスは常にＲＭＭｇ２対してしか
発生しないため、不正書込検出信号１４ａの論理レベル
が１１＃となった場合ＣＰＵｌ０のプログラム実行に何
らかの異常が発生したと判断でき、本信号を外部の警報
装置などに接続することで計算機１の異常検出が可能と
なる。
従来の計算機の異常検出回路は以上のように構成されて
いるので、ＲＡＭ１２内のコードエリアに対してデータ
書込アクセスが発生しても不正書込検出信号１４ａが論
理レベル１１′とならないため、異常の発生を瞬時に検
出する確率を高くすることができないという問題点があ
った。
いるので、ＲＡＭ１２内のコードエリアに対してデータ
書込アクセスが発生しても不正書込検出信号１４ａが論
理レベル１１′とならないため、異常の発生を瞬時に検
出する確率を高くすることができないという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、計算機の異常発生を瞬時に検出できる確率を
より高くできる計算機の異常検出回路を得ることを目的
とする。
たもので、計算機の異常発生を瞬時に検出できる確率を
より高くできる計算機の異常検出回路を得ることを目的
とする。
この発明に係る計算機の異常検出回路は、ＣＰＵのプロ
グラム実行状態に対応して不正書込検出を行なうアドレ
ス範囲を変化できるようにした不正書込検出回路により
計算機の異常を検出するものである。
グラム実行状態に対応して不正書込検出を行なうアドレ
ス範囲を変化できるようにした不正書込検出回路により
計算機の異常を検出するものである。
この発明における計算機の異常検出回路はＲＡＭ内のコ
ードエリアに対して書込アクセスを行なうような計算機
の異常を検出できるため、異常の発生を瞬時に検出でき
る確率をより高くできる。
ードエリアに対して書込アクセスを行なうような計算機
の異常を検出できるため、異常の発生を瞬時に検出でき
る確率をより高くできる。
以下、この発明の一実施例を図について説明する。
第１図においてＩは計算機、１１はＲＯＭ、１２はＲＡ
Ｍ、１３は補助メモリ、 １６はバスである。これらは
類３図に同一符号で付した従来のものと同−又は相当部
分であるため詳細な説明は省略する。
Ｍ、１３は補助メモリ、 １６はバスである。これらは
類３図に同一符号で付した従来のものと同−又は相当部
分であるため詳細な説明は省略する。
２０は不正書込検出回路、 ２１は出力ポートであり、
これらは前記バス１６にそれぞれ接続されるとともに、
出力ポート２１より出力される４ビツトの出力信号２１
ａが不正書込検出回路２０に入力する接続となっている
。
これらは前記バス１６にそれぞれ接続されるとともに、
出力ポート２１より出力される４ビツトの出力信号２１
ａが不正書込検出回路２０に入力する接続となっている
。
不正書込検出回路２０はＣＰＵｌ０動作中は常にバス１
６の状態を監視し、出力信号２１ａの論理状態に従って
表１に示すアドレス領域に対してＣＰＵｌ０がデータ書
込みアクセスを行なったとき、その出力信号２０ａを論
理レベル１１′にする機能を持っている。
６の状態を監視し、出力信号２１ａの論理状態に従って
表１に示すアドレス領域に対してＣＰＵｌ０がデータ書
込みアクセスを行なったとき、その出力信号２０ａを論
理レベル１１′にする機能を持っている。
またＲＯＭＩＩ及びＲＡｂ口２のメモリ番地の割付け（
メモリマツプ）の−例を表２に示す。ＲＡＭ１２は４８
にバイトの容量を持ち００００．、番地からＢＦＦＦ、
番地に割付けられ、ＲＯＭ１１は１６にバイトの容量を
持ちＣｏｏＯＨ番地からＦＦＦＦＨ番地に割付けられて
いる。
メモリマツプ）の−例を表２に示す。ＲＡＭ１２は４８
にバイトの容量を持ち００００．、番地からＢＦＦＦ、
番地に割付けられ、ＲＯＭ１１は１６にバイトの容量を
持ちＣｏｏＯＨ番地からＦＦＦＦＨ番地に割付けられて
いる。
（番地表現の添字Ｈは１６進数であることを示す）ＲＡ
Ｍ １２ （７）うちｏｏ００Ｈ番地から５ＦＦＦＨ番
地（７） ２４にバイトがデータエリア１２ｂに相当し
、 ６０００１番地からＢＦＦＦＨ番地の２４にバイト
がコードエリア１２ａに相当する構成となっている。
Ｍ １２ （７）うちｏｏ００Ｈ番地から５ＦＦＦＨ番
地（７） ２４にバイトがデータエリア１２ｂに相当し
、 ６０００１番地からＢＦＦＦＨ番地の２４にバイト
がコードエリア１２ａに相当する構成となっている。
ＣＰＵｌ０のソフトウェア動作を第２図に示す。
ＣＰＵｌ０は電源投入直後に出力ポート２１ａに’ １
１００ ’という信号を書込み、信号２１ａの論理レベ
ルをビット３．ビット２を１１′に、ビット１．ビット
０を１０＃にセットする。その後ＣＰＵｌ０は補助メモ
リ１３より演算処理プログラムのコードを読み出し、Ｒ
Ａｂ口２内のコードエリア１２ａにストアする、いわゆ
るブート処理を行なう。ブート処理が完了するとＣＰＵ
１０は出力ポート２１ａに’０１１０＃という信号を書
込み、信号２１ａの論理レベルをビット３．ビット０を
１０′に、ビット２．ビット１を１１′にセットする。
１００ ’という信号を書込み、信号２１ａの論理レベ
ルをビット３．ビット２を１１′に、ビット１．ビット
０を１０＃にセットする。その後ＣＰＵｌ０は補助メモ
リ１３より演算処理プログラムのコードを読み出し、Ｒ
Ａｂ口２内のコードエリア１２ａにストアする、いわゆ
るブート処理を行なう。ブート処理が完了するとＣＰＵ
１０は出力ポート２１ａに’０１１０＃という信号を書
込み、信号２１ａの論理レベルをビット３．ビット０を
１０′に、ビット２．ビット１を１１′にセットする。
次にＣＰＵｌ０はＲＡＭ １２のコードエリア１２ａ内
の演算処理プログラムの実行を開始し、ＲＡｌｆ口２内
のデータエリア１２ｂに対し演算データの書込み及び読
出しを行ないながら演算処理を行なっていく。
の演算処理プログラムの実行を開始し、ＲＡｌｆ口２内
のデータエリア１２ｂに対し演算データの書込み及び読
出しを行ないながら演算処理を行なっていく。
すなわち、不正書込検出回路２０は、ブート処理中はＣ
ＰＵｌ０がＲＯＭＩＩに対し書込アクセスを行なった場
合のみ信号２０ａを１１＃とし、演算処理中はＣＰＵｌ
０がＲＯＭＩＩあるいはＲＡＭ１２内のコードエリア１
２ａに対し書込アクセスを行なった場合に信号２０ａを
１１′とする。
ＰＵｌ０がＲＯＭＩＩに対し書込アクセスを行なった場
合のみ信号２０ａを１１＃とし、演算処理中はＣＰＵｌ
０がＲＯＭＩＩあるいはＲＡＭ１２内のコードエリア１
２ａに対し書込アクセスを行なった場合に信号２０ａを
１１′とする。
ＣＰＵｌ０が正常であればブート処理中にＲＯＭＩＩに
対して書込アクセスを発生することはないし、また演算
処理中はＲＯＭ１１あるいはＲＡＭ１２内のコードエリ
ア１２ａに書込アクセスを発生することがないため、信
号２０ａの論理レベルが１１′になったことを警報する
ことで計算機ｌの異常を検出できる。
対して書込アクセスを発生することはないし、また演算
処理中はＲＯＭ１１あるいはＲＡＭ１２内のコードエリ
ア１２ａに書込アクセスを発生することがないため、信
号２０ａの論理レベルが１１′になったことを警報する
ことで計算機ｌの異常を検出できる。
なお、上記実施例では演算処理プログラムのコードを補
助メモリ１３から読み出しものを示したが、補助メモリ
１３は伝送装置であってもよく、伝送装置で接続されて
いる他の計算機から演算処理プログラムのコードを伝送
装置経由で読み出すことにより、上記実施例と同様の効
果を奏する。
助メモリ１３から読み出しものを示したが、補助メモリ
１３は伝送装置であってもよく、伝送装置で接続されて
いる他の計算機から演算処理プログラムのコードを伝送
装置経由で読み出すことにより、上記実施例と同様の効
果を奏する。
以上のように、この発明によれば計算機のＲＡＭにスト
アされているプログラムコードの記憶領域についても不
正書込検出を行なうように構成したので計算機の異常を
より確実に検出できる異常検出回路が得られる効果があ
る。
アされているプログラムコードの記憶領域についても不
正書込検出を行なうように構成したので計算機の異常を
より確実に検出できる異常検出回路が得られる効果があ
る。
第１図はこの発明の一実施例による計算機の異常検出回
路を示すブロック図、第２図はこの発明の一実施例によ
るＣＰＵソフトウェア構成図、＠３図は従来の計算機の
異常検出回路を示すブロック図である。 表１はこの発明の一実施例による不正書込検出回路の検
出アドレス範囲を示した表であり、表２はこの発明の一
実施例によるメモリマツプを示した表である。 図において１は計算機、１０はＣＰＵ 、 ２０は不正
書込検出回路、２０ａは異常信号、２１ａはアドレス領
域指定のためのＣＰＵよりの出力信号を示す。 ξお、同一符号は同−又は相当部分を示す。
路を示すブロック図、第２図はこの発明の一実施例によ
るＣＰＵソフトウェア構成図、＠３図は従来の計算機の
異常検出回路を示すブロック図である。 表１はこの発明の一実施例による不正書込検出回路の検
出アドレス範囲を示した表であり、表２はこの発明の一
実施例によるメモリマツプを示した表である。 図において１は計算機、１０はＣＰＵ 、 ２０は不正
書込検出回路、２０ａは異常信号、２１ａはアドレス領
域指定のためのＣＰＵよりの出力信号を示す。 ξお、同一符号は同−又は相当部分を示す。
Claims (1)
- 中央演算処理装置が特定のメモリアドレス領域に対して
、データの書込みアクセスを行なつたとき異常信号を出
力する不正書込検知手段を備えた計算機の異常検出回路
において、不正書込検知を行なうアドレス領域を前記中
央演算処理装置からの出力信号により指定するようにし
たことを特徴とする計算機の異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248453A JPH0387936A (ja) | 1987-10-01 | 1987-10-01 | 計算機の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248453A JPH0387936A (ja) | 1987-10-01 | 1987-10-01 | 計算機の異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387936A true JPH0387936A (ja) | 1991-04-12 |
Family
ID=17178358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248453A Pending JPH0387936A (ja) | 1987-10-01 | 1987-10-01 | 計算機の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387936A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125300A (ja) * | 1982-01-22 | 1983-07-26 | Fujitsu Ltd | プログラム保護方式 |
| JPS59154698A (ja) * | 1983-02-23 | 1984-09-03 | Fujitsu Ltd | 制御記憶の保護方式 |
-
1987
- 1987-10-01 JP JP62248453A patent/JPH0387936A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125300A (ja) * | 1982-01-22 | 1983-07-26 | Fujitsu Ltd | プログラム保護方式 |
| JPS59154698A (ja) * | 1983-02-23 | 1984-09-03 | Fujitsu Ltd | 制御記憶の保護方式 |
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