JPS6133551A - マイクロプロセツサ監視装置 - Google Patents
マイクロプロセツサ監視装置Info
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- JPS6133551A JPS6133551A JP15476184A JP15476184A JPS6133551A JP S6133551 A JPS6133551 A JP S6133551A JP 15476184 A JP15476184 A JP 15476184A JP 15476184 A JP15476184 A JP 15476184A JP S6133551 A JPS6133551 A JP S6133551A
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- Japan
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- signal
- address signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロプロセッサを用いた制御装置に関
するものである。
するものである。
第１図はマイクロプロセッサを用いた従来の制御装置を
示すブロック図であって、図において（ＭＰ）はマイク
ロプロセッサ、 （ＣＩ）は制御のタイミングを計測
するためのタイマ、（Ｍｌ）はマイクロプロセッサ（Ｍ
Ｐ）のプログラムメモリを構成するＲＯＭ 、（Ｍ２）
はＲＡＭ、（Ｐｉ）は出力ポート、（Ｐ２）は入力ポー
ト、（ＡＤ）はアドレス信号線、。
示すブロック図であって、図において（ＭＰ）はマイク
ロプロセッサ、 （ＣＩ）は制御のタイミングを計測
するためのタイマ、（Ｍｌ）はマイクロプロセッサ（Ｍ
Ｐ）のプログラムメモリを構成するＲＯＭ 、（Ｍ２）
はＲＡＭ、（Ｐｉ）は出力ポート、（Ｐ２）は入力ポー
ト、（ＡＤ）はアドレス信号線、。
（ＤＴ）はデータ信号線ｂ （ＣＤ）はコマンド信号線
、（ＤＯ）は出力信号線、（ＤＩ）は入力信号線である
。
、（ＤＯ）は出力信号線、（ＤＩ）は入力信号線である
。
タイマ（Ｃ１）、ＲＯＭ（Ｍｌ）、ＲＡＭ（Ｍ２）、出
カポ−） （ＰＩ）、 入力ボート（Ｐ２）等の各デ
バイスにはアドレス信号線（ＡＤ）、 データ信号線
（ＤＴ）、コマンド信号線（ＣＤ）が並列に接続されて
おシ、従ってすべてのデバイスに同一信号が同時に到達
するが、アドレス信号線（ＡＤ）上のアドレス信号が当
該デバイスのアドレスと一致する場合だけコマンド信号
線（ＣＤ）上の信号によシ指示された動作を行う。その
ため各デバイスにはそれぞれアドレスが設定されている
。第２図は、アドレス信号が１６ビツトで構成され（ア
ドレス信号線（ＡＤ）が１６本ある）１．アドレスが１
６進数４桁で（ｏｏｏｏ ）□６から（ＦＦＦＦ ）□
６までのアドレスが存在する場合、各デバイスに割当て
られたアドレスの一例を示すメモリマツプで、斜線を施
した部分のアドレス信号は用いられてない例を示す。
カポ−） （ＰＩ）、 入力ボート（Ｐ２）等の各デ
バイスにはアドレス信号線（ＡＤ）、 データ信号線
（ＤＴ）、コマンド信号線（ＣＤ）が並列に接続されて
おシ、従ってすべてのデバイスに同一信号が同時に到達
するが、アドレス信号線（ＡＤ）上のアドレス信号が当
該デバイスのアドレスと一致する場合だけコマンド信号
線（ＣＤ）上の信号によシ指示された動作を行う。その
ため各デバイスにはそれぞれアドレスが設定されている
。第２図は、アドレス信号が１６ビツトで構成され（ア
ドレス信号線（ＡＤ）が１６本ある）１．アドレスが１
６進数４桁で（ｏｏｏｏ ）□６から（ＦＦＦＦ ）□
６までのアドレスが存在する場合、各デバイスに割当て
られたアドレスの一例を示すメモリマツプで、斜線を施
した部分のアドレス信号は用いられてない例を示す。
第３図はマイクロプロセッサ（ＭＰ）の動作を示すフロ
ーチャートである、叫〜四は各ステップを示す。以下、
第３図について第１図のシステムの動作を説明する。マ
イクロプロセッサ（ＭＰ）はＲＯＭ（Ｍｌ）から読出し
たプログラムに従って動作し、制御対象プロセスの状態
を表す信号を入力信号線（ＤＩ）、 入カポ−） （Ｐ
２）を経て入力し、これを処理して、制御信号を生成し
、ＲＡＭ（Ｍ２）に１時記憶してこれを出力ポート（Ｐ
Ｉ）、出力信号線（ＤＯ）を経てプロセスへ出力するこ
とはよく知られている所でおる。
ーチャートである、叫〜四は各ステップを示す。以下、
第３図について第１図のシステムの動作を説明する。マ
イクロプロセッサ（ＭＰ）はＲＯＭ（Ｍｌ）から読出し
たプログラムに従って動作し、制御対象プロセスの状態
を表す信号を入力信号線（ＤＩ）、 入カポ−） （Ｐ
２）を経て入力し、これを処理して、制御信号を生成し
、ＲＡＭ（Ｍ２）に１時記憶してこれを出力ポート（Ｐ
Ｉ）、出力信号線（ＤＯ）を経てプロセスへ出力するこ
とはよく知られている所でおる。
マイクロプロセッサ（ＭＰ）は電源オンあるいはリセッ
ト信号によシ初期状態となり、ＲＡＭ（Ｍ２）及び出力
ポート（Ｐｌ）の状態を初期設定（ステップ１１α）し
た後、制御動作を開始する。すなわち、ステップａυに
おいて、まず、入力ポート（Ｐ２）から被制御装置の状
態を取込み、ＲＡＭ（Ｍ２）に格納しである制御情報と
比較処理し、化カポ−）（Ｐｉ）に送出する制御信号を
決定する。次に、ステップ（２）において、出力ポート
（Ｐｌ）に制御信号を送出するタイミングを出力ポート
（Ｐｌ）の状態及びタイマ（Ｃ１）の値から計測し、送
出タイミングに達したら化カポ−） （ＰＩ）へ制御信
号を送出する（ステップα３）。制御信号送出後、入力
ポート（Ｐ２）の状態、ＲＡＭ（Ｍ２）のデータなどか
ら制御の継続を判断し、継続であれは、ステップａυへ
帰シ、制御が終りであればステップ（９）にう６シ制御
終了の処理を行う。
ト信号によシ初期状態となり、ＲＡＭ（Ｍ２）及び出力
ポート（Ｐｌ）の状態を初期設定（ステップ１１α）し
た後、制御動作を開始する。すなわち、ステップａυに
おいて、まず、入力ポート（Ｐ２）から被制御装置の状
態を取込み、ＲＡＭ（Ｍ２）に格納しである制御情報と
比較処理し、化カポ−）（Ｐｉ）に送出する制御信号を
決定する。次に、ステップ（２）において、出力ポート
（Ｐｌ）に制御信号を送出するタイミングを出力ポート
（Ｐｌ）の状態及びタイマ（Ｃ１）の値から計測し、送
出タイミングに達したら化カポ−） （ＰＩ）へ制御信
号を送出する（ステップα３）。制御信号送出後、入力
ポート（Ｐ２）の状態、ＲＡＭ（Ｍ２）のデータなどか
ら制御の継続を判断し、継続であれは、ステップａυへ
帰シ、制御が終りであればステップ（９）にう６シ制御
終了の処理を行う。
マイクロプロセッサを用いた従来の制御装置は以上のよ
うに構成されているので、ノイズ等によシアドレス信号
線（ＡＤ）上のアドレス信号の値が異常な値となシ、Ｒ
ＯＭ 、 ＲＡＭ 、 ポートなどが存在しないアド
レスを指示して不正なデータを取込んでもその正常異常
を判断することができないという欠点があった。このた
めに不正な動作を実行して誤った制御信号を送出したシ
、誤ったタイミングで制御信号を送出するなどして、被
制御装置を誤動作させる場合があった。
うに構成されているので、ノイズ等によシアドレス信号
線（ＡＤ）上のアドレス信号の値が異常な値となシ、Ｒ
ＯＭ 、 ＲＡＭ 、 ポートなどが存在しないアド
レスを指示して不正なデータを取込んでもその正常異常
を判断することができないという欠点があった。このた
めに不正な動作を実行して誤った制御信号を送出したシ
、誤ったタイミングで制御信号を送出するなどして、被
制御装置を誤動作させる場合があった。
この発明は上記のような従来のものの欠点２．金除去す
るためになされたもので、この発明では、アドレス信号
線上の信号をアドレスとして読出されるＲＯＭを設け、
アドレス信号のビットパターンが異常な場合は、この題
から異常を知らせる信号が読出されるように題の内容を
設定しておくことによりマイクロプロセッサの誤動作を
防止したものでおる。
るためになされたもので、この発明では、アドレス信号
線上の信号をアドレスとして読出されるＲＯＭを設け、
アドレス信号のビットパターンが異常な場合は、この題
から異常を知らせる信号が読出されるように題の内容を
設定しておくことによりマイクロプロセッサの誤動作を
防止したものでおる。
以下この発明の実施例を図面について説明する。
第４図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し、（Ｍ３）はメ
モリ装置で、第４図に示す場合はＲＯＭである。
図と同一符号は同−又は相当部分を示し、（Ｍ３）はメ
モリ装置で、第４図に示す場合はＲＯＭである。
また（ＳＴ）は状態信号線である。
第５図はメモリマツプが第２図に示されるものである場
合を例として、メモリ装置（Ｍ３）から読出される信号
（すなわち、状態信号線（ＳＴ ）上の信号）を示す図
である。
合を例として、メモリ装置（Ｍ３）から読出される信号
（すなわち、状態信号線（ＳＴ ）上の信号）を示す図
である。
第４図の回路でメモリ装置（Ｍ３）以外の部分の動作は
第１図の場合と同様であるので、その説明 、
定を省略する。アドレス信号線（ＡＤ）上のアドレス信
号はメモリ装置（Ｍ３）のアドレス信号としても入力さ
れているので、ノイズ等のためアドレス信号のビットパ
ターンが第５図の斜線部分のアドレスを示すビットパタ
ーンであるときは、メモリ装置（Ｍ３）から状態信号線
（ＳＴ）上に異常状態を示す信号が出力され、マイクロ
プロセッサ（ＭＰ）は動作を中断し、状況に応じて制御
装置、被制御装置の初期化、あるいはこれら装置の動作
停止を行うことにより、これら装置の異常動作、暴走を
防止することができる。
第１図の場合と同様であるので、その説明 、
定を省略する。アドレス信号線（ＡＤ）上のアドレス信
号はメモリ装置（Ｍ３）のアドレス信号としても入力さ
れているので、ノイズ等のためアドレス信号のビットパ
ターンが第５図の斜線部分のアドレスを示すビットパタ
ーンであるときは、メモリ装置（Ｍ３）から状態信号線
（ＳＴ）上に異常状態を示す信号が出力され、マイクロ
プロセッサ（ＭＰ）は動作を中断し、状況に応じて制御
装置、被制御装置の初期化、あるいはこれら装置の動作
停止を行うことにより、これら装置の異常動作、暴走を
防止することができる。
また、第５図から明かなように、メモリ装置（Ｍ３）へ
入力するアドレス信号は全ビットのアドレス信号である
必要はなく、たとえば、第５図の例では上位８ピツ）（
１６進数の上位２桁に相当）だけでよい。メモリマツプ
の構成を適轟にするととにより、メモリ装置（Ｍ３〕に
入力すべきアドレス信号のビット数を減少してメモリ装
置（Ｍ３）を小形にすることができる。なお、メモリ装
置（Ｍ３）はＲＯＭで構成するとしたが、入力に対し出
力が一意的に決定される論理回路（機械的スイッチによ
シ構成される論理回路を含む）で構成してもよく、又何
等かの方法によシ初期設定を行うことができる場合はＲ
ＡＭ によって構成することもできる。第２図に示すメ
モリマツプの変更が予期される場合等はＲＡＭによって
構成した方が対応の柔軟性が向上する。
入力するアドレス信号は全ビットのアドレス信号である
必要はなく、たとえば、第５図の例では上位８ピツ）（
１６進数の上位２桁に相当）だけでよい。メモリマツプ
の構成を適轟にするととにより、メモリ装置（Ｍ３〕に
入力すべきアドレス信号のビット数を減少してメモリ装
置（Ｍ３）を小形にすることができる。なお、メモリ装
置（Ｍ３）はＲＯＭで構成するとしたが、入力に対し出
力が一意的に決定される論理回路（機械的スイッチによ
シ構成される論理回路を含む）で構成してもよく、又何
等かの方法によシ初期設定を行うことができる場合はＲ
ＡＭ によって構成することもできる。第２図に示すメ
モリマツプの変更が予期される場合等はＲＡＭによって
構成した方が対応の柔軟性が向上する。
更に、この発明の回路と同様な回路によりコマンド信号
の異常を検出することができ、アドレス信号の異常と組
合せてマイクロプロセッサを制御することができる。ま
た、状態信号（ＳＴ）が異常を示す場合、これをマイク
ロプロセッサ（ＭＰ）への割込み信号として処理するこ
とができる。
の異常を検出することができ、アドレス信号の異常と組
合せてマイクロプロセッサを制御することができる。ま
た、状態信号（ＳＴ）が異常を示す場合、これをマイク
ロプロセッサ（ＭＰ）への割込み信号として処理するこ
とができる。
以上のようにこの発明によれば、不正なアドレスが送出
された場合、それを検知してマイクロプロセッサに知ら
せることができるようにしたので、制御装置の信頼性を
向上することができる。
された場合、それを検知してマイクロプロセッサに知ら
せることができるようにしたので、制御装置の信頼性を
向上することができる。
第１図はマイクロプロセッサを用いた従来の制御装置を
示すブロック図、第２図はメモリマツプの一例を示す図
、第３図はマイクロプロセッサの動作を示すフローチャ
ート、・第４図はこの発明の一実施例を示すブロック図
、第５図は第２図に示すメモリマツプに対応し第４図の
メモリ装置（Ｍ３）の内容を示す図である。 ＭＰ・・・マイクロプロセッサ、ＡＤ−・・アドレス信
号線、Ｍ３・・・メモリ装置。 尚、各図中同一符号は同−又は相当部分を示す。
示すブロック図、第２図はメモリマツプの一例を示す図
、第３図はマイクロプロセッサの動作を示すフローチャ
ート、・第４図はこの発明の一実施例を示すブロック図
、第５図は第２図に示すメモリマツプに対応し第４図の
メモリ装置（Ｍ３）の内容を示す図である。 ＭＰ・・・マイクロプロセッサ、ＡＤ−・・アドレス信
号線、Ｍ３・・・メモリ装置。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 マイクロプロセツサを用いた制御装置に付属され、マイ
クロプロセツサの異常動作を監視するマイクロプロセツ
サ監視装置において、 マイクロプロセツサから出力されるアドレス信号がアド
レスとして入力されるメモリ装置、上記アドレス信号の
ビツトパターンがあらかじめ定めた範囲のビツトパター
ン以外のビツトパターンである場合、上記メモリ装置か
ら上記マイクロプロセツサを制御する信号が読出される
よう上記メモリ装置の内容を設定しておく手段を備えた
ことを特徴とするマイクロプロセツサ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15476184A JPS6133551A (ja) | 1984-07-25 | 1984-07-25 | マイクロプロセツサ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15476184A JPS6133551A (ja) | 1984-07-25 | 1984-07-25 | マイクロプロセツサ監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133551A true JPS6133551A (ja) | 1986-02-17 |
Family
ID=15591313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15476184A Pending JPS6133551A (ja) | 1984-07-25 | 1984-07-25 | マイクロプロセツサ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107745A (ja) * | 1990-08-29 | 1992-04-09 | Nec Ic Microcomput Syst Ltd | インサーキット・エミュレータ |
| US10477632B2 (en) | 2014-12-10 | 2019-11-12 | Interdigital Ce Patent Holdings | Indicator circuit and apparatus using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127606A (en) * | 1979-03-23 | 1980-10-02 | Nissan Motor Co Ltd | Fail safe method of control computer |
| JPS5829052A (ja) * | 1981-08-12 | 1983-02-21 | Hitachi Ltd | 誤動作防止機能付マイクロコンピユ−タ装置 |
-
1984
- 1984-07-25 JP JP15476184A patent/JPS6133551A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127606A (en) * | 1979-03-23 | 1980-10-02 | Nissan Motor Co Ltd | Fail safe method of control computer |
| JPS5829052A (ja) * | 1981-08-12 | 1983-02-21 | Hitachi Ltd | 誤動作防止機能付マイクロコンピユ−タ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107745A (ja) * | 1990-08-29 | 1992-04-09 | Nec Ic Microcomput Syst Ltd | インサーキット・エミュレータ |
| US10477632B2 (en) | 2014-12-10 | 2019-11-12 | Interdigital Ce Patent Holdings | Indicator circuit and apparatus using the same |
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