JPS61199104A - メモリ多重化型プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラマブルコントローラに係シ、特にメ
モリ装置をビルディングブロック方式で多重化し、高信
頼の制御システムを構築する忙好適な、メモリ装置の多
重化制御方式に関する。

〔発明の背景〕

ＬＳＩ技術の進歩により、メモリ素子の高集積大容量化
が進み、安価で容易に入手できる様になった一方、エラ
ーが集中する問題がクローズアップされつつあり、特に
制御を行うプログラマブルコントローラ等の小形機種に
おいて問題になってきている。従来プロコン等の大形機
種においては、コンピュータそのものの多重化及び、こ
れらコンピュータ間の共有メモリの多重化等において、
特開昭５２−１２３１３７号公報、特開昭５５−６６２
３号会報に見られるメモリ多重化方式が提案されている
が、これらは、全て、コンピュータの多重化が目的であ
り、小形機種の経済性を考慮したメモリ装置部分の簡単
な多重化方式は考慮されていなかった。

また、特開昭５８−２２４０９号公報には、同一プログ
ラムを格納するＲＯＭを不揮発性ＲＡＭとを備えて、動
作中孔ＯＭＫ異常が生じた場合にＲＯＭからＲＡＭＫ切
換えて、メモリの信頼性を向上させる２重化したシーケ
ンス制御装置が提案されている。しかし、このシーケン
ス制御装置は、ＲＯＭの異常を検出すると、マイクロプ
ロセッサがメモリをアクセスしていない時に一括して切
替えるものであシ、シーケンス制御中にメモリの異常が
発生した場合、誤った制御を行なうおそれがあった。

更に、一括切替のため、ＲＯＭ内のどれか１つのデータ
（アドレスを問わない）で発生したエラーについてエラ
ー回避ができないという問題もあシ、これはメモリの高
集積化に対し信頼性の点で不利である。

〔発明の目的〕

本発明の目的は、プログラマブルコントローラ等小形の
ディジタル制御装置の経済性を損うことなく、メモリ装
置の多重化を容易に実現し、高信頼制御システムを提供
することにある。

〔発明の概要〕

本発明は、メモリ装置を複数個設け、メモリ装置間をカ
スケード°接続し、書き込み又は読み出しをする際、全
てのメモリ装置の同一アドレスに対して同一データの書
き込み又は読み出しを同一タイミングで行なうものであ
る。

〔発明の実施例〕

本発明は、メモリの多重、化に関するものであるが、近
年メモリ素子は高集積化、大容量化が進むと共に安価で
入手できるようになシ、従来の基本演算装置（プロセッ
サ）の多重化以上にメモリ装置の多重化に重点が移行し
てきている。なぜならば、従来の装置単位の切替えでバ
ックアップを行うよシも、アドレス単位でバックアップ
を行なった方が、ＩＣＲＡＭを用いている場合などはソ
フトエラーの問題であるために再書き込みにより復旧で
きる可能性を十分圧有しておシ信頼性が向上するという
利点がある。このため、演算用に使用しているエリア等
では、書き込み動作を許して復旧できる様にすることが
重要であシ、装置単位の切替えではなく、アドレス単位
のバックアップという点から本発明を案出したものであ
る。

ｓ１図に、本発明の実施例に関するプログラマブルコシ
トローラ全体の構成を示す。

プログラマブルコントローラｌは、基本演算装置（ＢＰ
Ｕ）２とメモリの６重化を行うｎ個のメモリ装置４−１
〜４−ｎ及びアクセス７との入出力を行うプロセス入出
力装置（ＰＩｌｏ）５と、これら装置間を接続しデータ
の伝播を行うパス３、メモリの多重化を制御するための
多重化制御信号６−１〜６−（ｎ　−１）から構成され
ており、ＢＰＵ２は、メモリ装置４−１〜４−ｎにあら
かじめ記憶されているプログラム内容を読み出し、その
プログラム内容に従った演算動作を行う。演算動作とし
ては、プロセス７の情報をＰＩ１０５′経由でＢＰＵ２
に取込み、制御用の演算を行った後、その結果を再びＰ
　Ｉ　１０５経由で、プロセス７に出力し制御を行うも
のである。この時に、演算の途中°結果等は、メモリ装
置４−１〜４−ｎに一時的に格納する。このプログラマ
ブルコントローラ１においては、メモリ装＃４−１〜４
−ｎでｎ重化ｔ−図っており、記憶内容は全て同一であ
る。

次に、メモリ装置４−１〜４−ｎの内部構造について、
一実施例を第２図で説明する。この図では、ｉ番目のメ
モリ装置という意味でメモリ装置４−ｉとして示してい
るが、何番目のメモリ装置であっても内部構造は同じで
ある。

まず、バス３の信号の内容は、アドレスバス３−１．デ
ータバス３−２、書き込み制御信号ＷＳＴＢ３−３、読
み出し制御信号Ｒ８ＴＢ３−４、ＢＰＯ４に対する応答
信号ＡＣＫ３−５から成っている。これらの信号は、メ
モリ装置４−ｉに入出力される。

次に、メモリ装置４−ｉは、メモリアクセスであるかど
うかの選択を行うアドレス設定器８とアドレス一致噴出
回路９、メモリにデータを書き込む時にそのデータに対
応したエラーチェックコードを生成するためのエラーチ
ェックコード生成器１０、データバス３−２のデータを
書き込み記憶するためのデータメモリ１２、エラーチェ
ックコード１６を書き込み記憶するためのエラーチェッ
クコードメモリ１１、これら一度記憶した内容を読み出
す場合にエラーチェックを行うエラーチェック器１３、
実際にデータメモリ１２の読み出しデータをデータバス
３−２に出力するか否かのスイッチの働きをするゲート
１５、メモリの多重化制御を行うためのメモリ多重化制
御回路１４から成っている。

更にメモリ多重化制御回路１４は、第３図により説明す
る。

メモリ多重化制御回路１４は、データの読み出し時のみ
動作するものであシ、全体は、Ｒ８ＴＢ３−４の信号前
・緑を遅らせ、エラーチェック正常信号２５が確立した
後有効にするための遅延器１７、ＡＮＤゲート１８、上
位のメモリ装置つまシメモリ装置４−１〜４−（ｉ−１
１にエラーが発生したことを示す多重化制御信号６−（
ｉ−１１とアドレス一致信号２３、ディレィＲ８ＴＢ　
２６、エラーチェック器１３の出力であるエラーチェッ
ク正常信号２５これらがいずれも有効のときのみ、本メ
モリ装置４−ｉ１有効とするためのＡＮＤゲート１９、
この時に、メモリから読み出したデータの出力を行うた
めの出力ゲート信号２４を出力するためのＮＯＴゲート
２０（ただし、出力ゲート信号２４は、ネガティブＣ信
号ロウノイル］にて有効である。）、ディレィＲ８ＴＢ
２６と出力ゲート信号２４を入力し、メモリ装置４−１
〜４−ｉがエラー検出した時のみエラー発生したことを
次段のメモリ装置４−（ｉ＋１）に連絡するためのＡＮ
Ｄゲー）２１から構成されている。

次に第４図により、データ読み出し時の動作を説明する
。

ＢＰＯ４から出力されたアドレス３−１、Ｒ８ＴＢ３−
４に対し、メモリ装置４−１〜４−（ｉ−１）がエラー
発生し、メモリ装置１４−　ｉが正常にデータを送出す
る場合を想定して動作説明する。

まず、メモリ装置４−１がアドレス３−１を受は取り、
あらかじめ設定されているアドレス設定８とアドレス一
致検出回路９で比較照合し、一致した場合、以下の動作
を行う。次ＫＲ８ＴＢ３−４を受取ると該当するアドレ
スの記憶データ及びエラーチェックコードをデータメモ
リ１２及びエラーチェックコードメモリ１１から読み出
す。読み出した記障内容は、エラーチェック器１３に入
シ、その結果は、エラーチェック正常信号２５として出
力される。ここで、エラーを検出した場合には、点線の
様になる。ディレィＲ８ＴＢ２６が有効になると、前段
の多重化制御信号６−（ｉ−１）、エラーチェック信号
２５、アドレス一致２３の全てが有効の時のみ、データ
出力ゲート２４が有効になシ、次段への多重化制御信号
６−１が無効になる。以上の動作はメモリ装置４−１〜
４−ｎｔで全く同様に動作する。ところが、初段である
メモリ装置４−１の多重化制御信号６−０は、開放（オ
ープン）されておシ、プルアップ抵抗器２２により有効
（ｌ（ｉｇｈ　レベル）になっている。ところが、エラ
ーチェックの結果異常である場合を゛想定しているので
、この為、結局、メモリ装置４−１はデータ出力を行な
わず、次段への多重化制御信号６−１は、Ｈｉｇｈとな
シ、次段メモリ装置４−２のエラーチェックの結果を同
様に評価し、再びエラーなので、更に次段に動作が移り
、この様にして結局、多重化信号６・−（ｉ−１１が本
図の様に）（ｉｇｈとなる。この状態で問題にしている
メモリ装＋ｚ４−ｉのエラーチェックの結果エラーチェ
ック正常２５により、出力ゲート２４が有効になり、デ
ータ出力を行う。また、逆に次段への多重化制御信号６
　　ｉｔｉＬｏｗレベルとなシ、次段以降のデータ出力
を禁止する。この様にしてメモリの多重化動作を行う。

次にデータ書き込み時の動作を説明する。タイミングを
第５図に示す。この場合には、ＢＰＯ４からは、アドレ
ス３−１、データ３−２　、ＷＳＴＢ３−３が送出され
、これに対し、メモリ装置４−１〜４−ｎは、それぞれ
がエラーチェックコード１６を生成し、データメモリ１
２、エラーチェックコードメモリ１１にデータとエラー
チェックコードを書き込む。以上のデータ書き込みでは
、メモリ装置４−１〜４−ｎは全く同様に動作する。

以上は、書き込み可能なメモリについての実施例である
が、書き込まないＲＯＭ（リード　オンリー　メモリ）
については、以上の書き込み動作が無いケースであり、
同様に多重化が可能である。

本実施例によれば、システムの用途、信頼性に応じて、
メモリの数を決め多重化することができ、かつ多重化に
あたってビルディングブロック形式で実現できるため、
システムの信頼性を容易に向上させることができる。

また、本発明は、プログラマブルコントローラに限らず
、他のディジタル制御装置、汎用計算機等のメモリ多重
化にも応用可能である。

〔発明の効果〕

本発明によれば、アドレス単位の多重化切替が可能とな
り、高信頼性を確保できる。

【図面の簡単な説明】

第１図は本発明に係るプログラマブルコントローラの全
体構成図、第２図は本発明の一実施例を説明するメモリ
装置の構成図、第３図はメモリ多重化制御回路の構成図
、第４図、第５図は本発明の一実施例を説明するタイム
チャートである。 １・・・プログラマブルコントローラ、２・・・基本演
算装＋ｔ　（Ｂ　Ｐ　Ｕ　）、３・・・バス、４−１〜
４−１１　・・・メモリ装置、６−１〜６−（ｎ−１）
・・・多重化制御信号、１０・・・エラーチェックコー
ド生成器、ｌｌ・・・エラーチェックコードメモリ、１
２・・・データメモリ、１３・・・エラーチェック器、
１４・・・メモリ多第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、基本演算装置とメモリ装置及びプロセス入出力装置
   がバスを介して接続され、これらの装置間で信号の伝播
   を行なうプログラマブルコントローラにおいて、前記メ
   モリ装置を複数個設け、メモリ装置間をカスケード接続
   し、書き込み又は読み出しをする際全てのメモリ装置の
   同一アドレスに対して同一データの書き込み又は読み出
   しを同一タイミングで行なうことを特徴とするメモリ多
   重化制御方式。 ２、特許請求の範囲第１項において、前記メモリ装置は
   ｎ個からなり、メモリのデータ読み出し時のエラーチェ
   ックを行なうエラーチェック器と、メモリ多重化の制御
   を行なうメモリ多重化制御回路と、隣接するメモリ装置
   間をカスケード接続する多重化制御信号を備え、データ
   書き込み時には、バスにより全てのメモリ装置の同一ア
   ドレスに同一データを同一書き込みタイミングで書き込
   み、データ読み出し時も同様に、全てのメモリ装置の同
   一アドレスの同一データを同一読み出しタイミングで読
   み出し、１番目のメモリ装置が正常時は１番目のメモリ
   装置に対して書き込み又は読み出しを行ない１番目のメ
   モリ装置のデータがエラーになつた場合は該多重化制御
   信号により２番目のメモリ装置に１番目のメモリ装置の
   異常を連絡して２番目のメモリ装置に対して書き込み又
   は読み出しを行ない、１番目からｉ−１番目までのメモ
   リ装置がエラーの場合はｉ番目のメモリ装置に対して書
   き込み又は読み出しを行なうことを特徴とするメモリ多
   重化制御方式。