JPS60116052A - 不良デ−タ修復方式 - Google Patents
不良デ−タ修復方式Info
- Publication number
- JPS60116052A JPS60116052A JP58223938A JP22393883A JPS60116052A JP S60116052 A JPS60116052 A JP S60116052A JP 58223938 A JP58223938 A JP 58223938A JP 22393883 A JP22393883 A JP 22393883A JP S60116052 A JPS60116052 A JP S60116052A
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- Japan
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- word
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＩＣメモリを使用した補助記憶装置において
データネ良が発生したときの不良データ修復方式に関す
るものである。
データネ良が発生したときの不良データ修復方式に関す
るものである。
従来、補助記憶装置は磁気ドラム、磁気ディスク、磁気
テープ等が使用され、ＩＣメモリが使用されることはな
かった。この理由として、ａ）、ＩＣメモリの集積密度
が低く、磁気ディスク等と同一容量のメモリを作成した
場合、体積の上から競争にならないこと、ｂ）、ＩＣメ
モリの価格が磁気ディスク等と比べ高価であり、経済的
な競争力がないこと、Ｃ）、停電時に記憶内容が破壊さ
れてしまうために電源を無停電化する必要があること、
ｄ）、多数個のＩＣメモリを使った場合、信頼性が低下
してしまい、実用的でないこと、等である。
テープ等が使用され、ＩＣメモリが使用されることはな
かった。この理由として、ａ）、ＩＣメモリの集積密度
が低く、磁気ディスク等と同一容量のメモリを作成した
場合、体積の上から競争にならないこと、ｂ）、ＩＣメ
モリの価格が磁気ディスク等と比べ高価であり、経済的
な競争力がないこと、Ｃ）、停電時に記憶内容が破壊さ
れてしまうために電源を無停電化する必要があること、
ｄ）、多数個のＩＣメモリを使った場合、信頼性が低下
してしまい、実用的でないこと、等である。
しかし、ＩＣメモリの持つ特徴としてａ）、アクセスタ
イムが短い、ｂ）、装置全体が電気部品のみで構成でき
、可動部分１回転部分が無いことからメンテナンスフリ
ーの装置を構成できること、等の大きな利点があシ、速
急に前記欠点が除かれることが期待されていた。
イムが短い、ｂ）、装置全体が電気部品のみで構成でき
、可動部分１回転部分が無いことからメンテナンスフリ
ーの装置を構成できること、等の大きな利点があシ、速
急に前記欠点が除かれることが期待されていた。
ところで、最近、ＩＣメモリの集積密度が飛躍的に向上
したことから、１９メモリを使った補助記憶装置の実現
が急がれている。
したことから、１９メモリを使った補助記憶装置の実現
が急がれている。
しかし、ＩＣメモリを使った補助記憶装置を実現するに
当って解決しておかなければならない技術的な問題とし
て、素子不良時の装置信頼性確保の点がある。
当って解決しておかなければならない技術的な問題とし
て、素子不良時の装置信頼性確保の点がある。
従来の補助記憶装置は磁気記憶が主であり、そのデータ
記録法はシリアル方式が採用−され、そして磁気記憶の
場合、素子不良の考え方はなく、読出しデータのエラー
の有無のみを判定すればよく、エラー有９の場合は再書
込みすることでデータネ良を修復していた。
記録法はシリアル方式が採用−され、そして磁気記憶の
場合、素子不良の考え方はなく、読出しデータのエラー
の有無のみを判定すればよく、エラー有９の場合は再書
込みすることでデータネ良を修復していた。
これに対して、ＩＣメモリの場合、素子不良発生時の救
済法が必要となる。この場合、その救済法はデータの記
憶方式に応じて２つに大別することができる。
済法が必要となる。この場合、その救済法はデータの記
憶方式に応じて２つに大別することができる。
１つはデータをバイト単位、ワード単位のパラレル記憶
する場合のもので、ノ・ミングコードを用いた修正方式
である。他の１つはバイト単位あるいはワード単位のデ
ータをシリアルに記憶する場合のもので、ファイヤコー
ドを用いた修正方式である。
する場合のもので、ノ・ミングコードを用いた修正方式
である。他の１つはバイト単位あるいはワード単位のデ
ータをシリアルに記憶する場合のもので、ファイヤコー
ドを用いた修正方式である。
ところが、前者の修正方式においては、例えば１ワード
が１６ビツト構成の場合で１ビツトのエラー修正を行う
場合であってもチェックビットとして５ビツト必要であ
シ、効率が悪いという問題がある。一方、後者において
はチェックビットはブロック当シ３２ビットで済み効率
が良いが、記憶方式がシリアルであるために一部ブロッ
ク単位で読込んだ後でないと修正が不可能であるという
欠点を持っている。これは、ＩＣメモリが本来持ってい
る高速性に反するものとなる。
が１６ビツト構成の場合で１ビツトのエラー修正を行う
場合であってもチェックビットとして５ビツト必要であ
シ、効率が悪いという問題がある。一方、後者において
はチェックビットはブロック当シ３２ビットで済み効率
が良いが、記憶方式がシリアルであるために一部ブロッ
ク単位で読込んだ後でないと修正が不可能であるという
欠点を持っている。これは、ＩＣメモリが本来持ってい
る高速性に反するものとなる。
要約すると、ＩＣメモリを用いて高速の補助記憶装置を
実現しようとすると、素子不良に対しての修正論理が必
要になるが、高速で修正可能なノ・ミングコードは、修
正のために必要とするチェックビット数が大きくなると
いう欠点を有し、またチェックピット数の少ないファイ
ヤコードはアクセス速度が遅いシリアルアクセス方式で
なければ使用できないという欠点がある。
実現しようとすると、素子不良に対しての修正論理が必
要になるが、高速で修正可能なノ・ミングコードは、修
正のために必要とするチェックビット数が大きくなると
いう欠点を有し、またチェックピット数の少ないファイ
ヤコードはアクセス速度が遅いシリアルアクセス方式で
なければ使用できないという欠点がある。
本発明の目的は、−ＩＣメモリを用いた大容量記憶装置
を構成するにあたり、ＩＣメモリが持つ高速性を殺すこ
となく、かつ少数のチェック用データにより不良データ
の修復を行うことができる不良データ修復方式を提供す
ることにある。
を構成するにあたり、ＩＣメモリが持つ高速性を殺すこ
となく、かつ少数のチェック用データにより不良データ
の修復を行うことができる不良データ修復方式を提供す
ることにある。
本発明は、処理装置からのアクセスをブロック単位とし
、装置４内での記憶装置へのアクセスはワード単位とし
、エラー検出はワード単位で行い、エラー修正はブロッ
ク単位で行うように構成したものである。
、装置４内での記憶装置へのアクセスはワード単位とし
、エラー検出はワード単位で行い、エラー修正はブロッ
ク単位で行うように構成したものである。
以下、第１図〜第６図を用いて本発明の詳細な説明する
。第１図は小型コンピュータ等に一般的に使用されてい
る補助記憶装置の接続方式を示す図であり、処理装置１
のパスライン６には主記憶装置２および入出力機器制御
回路３が接続されており、補助記憶装置５と処理装置１
とは補助記憶制御回路４を介して接続されている。
。第１図は小型コンピュータ等に一般的に使用されてい
る補助記憶装置の接続方式を示す図であり、処理装置１
のパスライン６には主記憶装置２および入出力機器制御
回路３が接続されており、補助記憶装置５と処理装置１
とは補助記憶制御回路４を介して接続されている。
第２図は補助記憶装置５をＩＣメモリで構成した場合の
構成図である。
構成図である。
この補助記憶装置５は複数の記憶装置５２と外部インタ
ーフェイス５３、これらを制御する制御部５１および全
体を接続するパスライン５４で構成される。記憶装置５
２はＩＣメモリが実装されたモジュールであシ、データ
はこの部分に記憶される。制御部５１は、外部インター
フェイス５３を経由して補助記憶制御回路４がら与えら
れた制御指令５５に従って各記憶装置５２のアクセスを
制御する。
ーフェイス５３、これらを制御する制御部５１および全
体を接続するパスライン５４で構成される。記憶装置５
２はＩＣメモリが実装されたモジュールであシ、データ
はこの部分に記憶される。制御部５１は、外部インター
フェイス５３を経由して補助記憶制御回路４がら与えら
れた制御指令５５に従って各記憶装置５２のアクセスを
制御する。
第３図は記憶装置５２の構成図である。この記憶装置５
２はデータ記憶のためのデータ部５２１とエラーチェッ
クの邂めのパリティ部５２２およびデータ書込時にパリ
ティ部を生成し、読出し時にパリティチェックを行い、
その結果を制御部５１に知らせるパリティチェッカジェ
ネレータ部５２３から構成される。
２はデータ記憶のためのデータ部５２１とエラーチェッ
クの邂めのパリティ部５２２およびデータ書込時にパリ
ティ部を生成し、読出し時にパリティチェックを行い、
その結果を制御部５１に知らせるパリティチェッカジェ
ネレータ部５２３から構成される。
第４図はデータ修正論理の説明図である。ここで前提と
して、処理装置からのアクセス単位を６４ワード（ｎ＝
６４）とし、まだ、１ワードは１６ピソトとする。
して、処理装置からのアクセス単位を６４ワード（ｎ＝
６４）とし、まだ、１ワードは１６ピソトとする。
まず、記憶装置５２内のデータ部５２１にデータの書込
みが行われると、１ワード毎にパリティ部５２２でパリ
ティデータ５２２が生成されてデータ部分と同時にデー
タ部５２１に書込まれる。
みが行われると、１ワード毎にパリティ部５２２でパリ
ティデータ５２２が生成されてデータ部分と同時にデー
タ部５２１に書込まれる。
一方、制御部５１内では１ワードのデータ書込みが行わ
れる毎にその書込みデータの加算が行われておシ、６４
回のデータ書込みが終了するとその結果がチェックデー
タ部５１３に書込まれる。この時、チェックデータは２
３ビツト必要である。
れる毎にその書込みデータの加算が行われておシ、６４
回のデータ書込みが終了するとその結果がチェックデー
タ部５１３に書込まれる。この時、チェックデータは２
３ビツト必要である。
従って、チェックデータは記憶容量全体を６４で割った
数だけ必要となシ、各６４ワードに対応したチェックデ
ータが記憶される。（なお、チェックデータの生成は書
込み時に行われる。）次に、読出し動作が行われた場合
、１ワード読出す毎にパリティチェックが行われ、その
パリティチェックの結果は制御部５１に報告される。制
御部５１ではパリティチェックでエラーが検出された場
合、エラー発生データがブロックの先頭から何ソード目
に当たるかを記憶する。又、制御部５１では、パリティ
エラーの状態監視と共に、読出されたデータの加算を行
っている。ただし、パリティエラーが発生した場合のデ
ータは加算しない。従って、６４ワードのデータ読出し
が終了とその加算結果が残る。まだ、読出されたデータ
は、制御部５１内のデータバッファに記憶されている。
数だけ必要となシ、各６４ワードに対応したチェックデ
ータが記憶される。（なお、チェックデータの生成は書
込み時に行われる。）次に、読出し動作が行われた場合
、１ワード読出す毎にパリティチェックが行われ、その
パリティチェックの結果は制御部５１に報告される。制
御部５１ではパリティチェックでエラーが検出された場
合、エラー発生データがブロックの先頭から何ソード目
に当たるかを記憶する。又、制御部５１では、パリティ
エラーの状態監視と共に、読出されたデータの加算を行
っている。ただし、パリティエラーが発生した場合のデ
ータは加算しない。従って、６４ワードのデータ読出し
が終了とその加算結果が残る。まだ、読出されたデータ
は、制御部５１内のデータバッファに記憶されている。
例えば、６４ワードのデータ読出し中にパリティエラー
が無かった場合は全データ共に正常であるため、制御部
５１内のデータバッファの内容は外部インターフェイス
５３を介して処理装置側（通常は主記憶）に送られる。
が無かった場合は全データ共に正常であるため、制御部
５１内のデータバッファの内容は外部インターフェイス
５３を介して処理装置側（通常は主記憶）に送られる。
しかし６４ワードのデータ読出し中にパリティニジ−が
あった場合（第４図では藍番目のデータ読出し時にパリ
ティエラーがあったことを斜線で示している）、制御部
５１内の加算結果はｉ番目のデータを除いだ６３ワ一ド
分の加算値である。
あった場合（第４図では藍番目のデータ読出し時にパリ
ティエラーがあったことを斜線で示している）、制御部
５１内の加算結果はｉ番目のデータを除いだ６３ワ一ド
分の加算値である。
そこで、今回読出したブロックに対応するチェックデー
タ５１３から加算値を減算することにより、ｉ番目の正
しいデータを得ることができる。また、ｉ番目の位置は
読出し時に記憶されているので正しい修正が可能となる
。
タ５１３から加算値を減算することにより、ｉ番目の正
しいデータを得ることができる。また、ｉ番目の位置は
読出し時に記憶されているので正しい修正が可能となる
。
第５図は制御部５１の詳細構成を示すブロック図であり
、以下、この図を用いて上記のような修正法に対しての
動作を説明する。
、以下、この図を用いて上記のような修正法に対しての
動作を説明する。
捷ず、書込時の動作は次の通りである。外部インターフ
ェイス部５３を経由してレジスタ５１５には記憶アドレ
スが設定される。すると、制御部５１はレジスタ５１５
に書込みアドレスが設定されたことを検出してカウンタ
５１６に設定値５１４をセットし、またカウンタ５１７
に書込みアドレスをセットする。この時、カウンタ５１
６にセットされる設定値５１４ば「６４」である。この
ような動作と同時に修正論理内の加算値レジスタおよび
パリティエラーレジスタの内容もクリアされる。この状
態で外部インターフェイス部５３を介して処理装置１か
ら書込みデータが１ワードずつ送られてくると、制御部
５１はカウンタ５１７の内容をパスライン５４に出力し
、記１意アドレスの指定を行う。すると、記憶装置５２
はパスライン５４上のデータを制御部５１から送られて
きたアドレスデータに従って書込む。−力制御部５１は
、パスライン５４上のデータの加算を行う。以上の動作
がおわると、カウンタ５１６，５１７はそれぞれその内
容が−１，＋１される。
ェイス部５３を経由してレジスタ５１５には記憶アドレ
スが設定される。すると、制御部５１はレジスタ５１５
に書込みアドレスが設定されたことを検出してカウンタ
５１６に設定値５１４をセットし、またカウンタ５１７
に書込みアドレスをセットする。この時、カウンタ５１
６にセットされる設定値５１４ば「６４」である。この
ような動作と同時に修正論理内の加算値レジスタおよび
パリティエラーレジスタの内容もクリアされる。この状
態で外部インターフェイス部５３を介して処理装置１か
ら書込みデータが１ワードずつ送られてくると、制御部
５１はカウンタ５１７の内容をパスライン５４に出力し
、記１意アドレスの指定を行う。すると、記憶装置５２
はパスライン５４上のデータを制御部５１から送られて
きたアドレスデータに従って書込む。−力制御部５１は
、パスライン５４上のデータの加算を行う。以上の動作
がおわると、カウンタ５１６，５１７はそれぞれその内
容が−１，＋１される。
このような動作がｊ岨次６４回行われ、６４回目の動作
がおわると、カウンタ５１６の内容は「０」となる。こ
のため、修正論理部５１８はカウンタ５１６の内容が「
０」となったことを検出し、レジスタ５１２の内容から
チェックデータエリア５１３を決めて加算値をチェック
データエリア５１３にセットする。以上で１ブロツクの
データの書込みが終了する。そして、続いて書込みがあ
る場合は、再度レジスタ５１５のセットが行われる。レ
ジスタ５１５のセットは補助記憶制御回路４によって行
われる。
がおわると、カウンタ５１６の内容は「０」となる。こ
のため、修正論理部５１８はカウンタ５１６の内容が「
０」となったことを検出し、レジスタ５１２の内容から
チェックデータエリア５１３を決めて加算値をチェック
データエリア５１３にセットする。以上で１ブロツクの
データの書込みが終了する。そして、続いて書込みがあ
る場合は、再度レジスタ５１５のセットが行われる。レ
ジスタ５１５のセットは補助記憶制御回路４によって行
われる。
次に読出しの場合を説明する。
レジスタ５１５に読出しアドレスがセットされた後、カ
ウンタ５１６，５１７がセットされ、修正論理部５１８
内の加算値レジスタとパリティエラーレジスタがクリア
される（ここまでの動作は書込み時と同じである）。
ウンタ５１６，５１７がセットされ、修正論理部５１８
内の加算値レジスタとパリティエラーレジスタがクリア
される（ここまでの動作は書込み時と同じである）。
すると、制御部５１はカウンタ５１７の内容をパスライ
ン５４上に出力する。これによシ、記憶装置５２はカウ
ンタ５１７の内容で指定されたアドレスのデータをバク
ライ／−５４上に出力する。
ン５４上に出力する。これによシ、記憶装置５２はカウ
ンタ５１７の内容で指定されたアドレスのデータをバク
ライ／−５４上に出力する。
この時、パリティチェックも行われ、エラーがあればバ
スライ１５４上へパリティエラー信号が出力される。一
方、制御部５１はパスライン５４上の読出しデータをデ
ータバッファ５１２へ記憶するｌ（この時、データバッ
ファの記憶位置はカウンタ５１６によって指定される）
と共に修正論理部５１８で加算値レジスタの内容と加算
を行い結果を加算値レジスタにセットする。以上の動作
がおわるとカウンタ５１６、カウンタ５１７の内容がそ
れぞれ−１，＋１される。これはカウンタ５１７の内容
が「０」になるまで（６４市）〈シ返し行われる。その
後、パリティエラーレジスタがセットされているか否か
が判断され、セットされていなければカウンタ５１Ｇ、
カウンタ５１７を再度セットし、データバッファ５１２
の内容をパスライン５４上に出力する。この時、カウン
タ５１７の内容は意味を持っていない。この動作を〈シ
返した結果、カウンタ５１６の内容が１０」になれば１
ブロツクの転送が終了するので、必要に応じてレジスタ
５１５が再度セットされる。
スライ１５４上へパリティエラー信号が出力される。一
方、制御部５１はパスライン５４上の読出しデータをデ
ータバッファ５１２へ記憶するｌ（この時、データバッ
ファの記憶位置はカウンタ５１６によって指定される）
と共に修正論理部５１８で加算値レジスタの内容と加算
を行い結果を加算値レジスタにセットする。以上の動作
がおわるとカウンタ５１６、カウンタ５１７の内容がそ
れぞれ−１，＋１される。これはカウンタ５１７の内容
が「０」になるまで（６４市）〈シ返し行われる。その
後、パリティエラーレジスタがセットされているか否か
が判断され、セットされていなければカウンタ５１Ｇ、
カウンタ５１７を再度セットし、データバッファ５１２
の内容をパスライン５４上に出力する。この時、カウン
タ５１７の内容は意味を持っていない。この動作を〈シ
返した結果、カウンタ５１６の内容が１０」になれば１
ブロツクの転送が終了するので、必要に応じてレジスタ
５１５が再度セットされる。
しかし、パリティエラーレジスタがセットされている場
合は、レジスタ５１５の内容に従ってチェックデータ５
１３が読出され、加算値レジスタの内容が減算される。
合は、レジスタ５１５の内容に従ってチェックデータ５
１３が読出され、加算値レジスタの内容が減算される。
この結果はパリティエラーレジスタの内容に従ってデー
タバッファ５１２に書込まれる。その後、カウンタ５１
６，５１７のセットが行われて正常時と同一のデータ転
送が行われる。
タバッファ５１２に書込まれる。その後、カウンタ５１
６，５１７のセットが行われて正常時と同一のデータ転
送が行われる。
以上のようにしてエラーデータの修正が行われるが、こ
のような方式を用いることにより次のような利点が得ら
れる。
のような方式を用いることにより次のような利点が得ら
れる。
ａ）ハミングコードを用いた場合に比べ、チェック用ピ
ット数が少なくて済み、かつ、ワード単位での修正が可
能である。このため、４ビツト。
ット数が少なくて済み、かつ、ワード単位での修正が可
能である。このため、４ビツト。
８ビット等の複数ビットアクセス方式のｉＣメモリを利
用した場合の検出効果が高くなる。
用した場合の検出効果が高くなる。
ｂ） ファイヤーコードを使用した場合に比べ、記憶装
置へのアクセスがワード単位となシ高速化できる。ちな
みに、１ワード１６ビツト構成であれば１６倍の速度に
なる。
置へのアクセスがワード単位となシ高速化できる。ちな
みに、１ワード１６ビツト構成であれば１６倍の速度に
なる。
また、ブロック当りのワード数が変った場合、チェック
データの太きさも変えることかでき、ブロック当りの語
数が小さくても使用できる。
データの太きさも変えることかでき、ブロック当りの語
数が小さくても使用できる。
Ｃ） データチェックを行う論理が加？ｆ２算のみで簡
単であシ、ハードウェア化も容易である。
単であシ、ハードウェア化も容易である。
ｄ）記憶装置をワード単位でアクセスすることや上記Ｃ
）の条件から、制御部５１をコンピユータ化してもあま
り速度が低下することがない。
）の条件から、制御部５１をコンピユータ化してもあま
り速度が低下することがない。
なお、修正論理部５１８は例えば第６図のブロック図に
示すように構成され、この構成によって上述のようなデ
ータ修復が行われる。
示すように構成され、この構成によって上述のようなデ
ータ修復が行われる。
なお、また、実施例ではデータのエラー検出をハリティ
チェックによって行っているが、これ以外のチェック方
法を用いてもよい。
チェックによって行っているが、これ以外のチェック方
法を用いてもよい。
以上の説明から明らかなように本発明によれば、チェッ
ク用データが少なく済み、かつアクセス速度を低下させ
ることなくエラー修復が可能となるため’Ｉ ＩＣメモ
リを用いた信頼性の商い高速の補助記憶装置を実現する
ことができる。
ク用データが少なく済み、かつアクセス速度を低下させ
ることなくエラー修復が可能となるため’Ｉ ＩＣメモ
リを用いた信頼性の商い高速の補助記憶装置を実現する
ことができる。
第１図は補助記憶装置を用いる場合の一般的なシステム
構成図、第２図はＩＣメモリを使用しだ補助記憶装置の
構成図、第３図は記憶用モジュールの構成図、第４図は
エラー修正方式の説明図、第５図は修正動作説明図、第
６図は修正論理の構成図である。 １・・・処理装置、５・・・補助記憶装置、５１・・・
制御部、５２・・・記憶装置、５１２・・・データバッ
ファ、５１３・・・チェックデータ部、５１６，５１７
・・・カウンタ、５２１・・・データ部、５２２・・・
パリティ部、５２３・・・パリティチェッカジェネレー
タ部。 代理人 弁理士 鵜沼辰之 第１ 図 第２ 図 、り 茅３ 目 ２ ン 第４ 囚 ５／３ 第５ス
構成図、第２図はＩＣメモリを使用しだ補助記憶装置の
構成図、第３図は記憶用モジュールの構成図、第４図は
エラー修正方式の説明図、第５図は修正動作説明図、第
６図は修正論理の構成図である。 １・・・処理装置、５・・・補助記憶装置、５１・・・
制御部、５２・・・記憶装置、５１２・・・データバッ
ファ、５１３・・・チェックデータ部、５１６，５１７
・・・カウンタ、５２１・・・データ部、５２２・・・
パリティ部、５２３・・・パリティチェッカジェネレー
タ部。 代理人 弁理士 鵜沼辰之 第１ 図 第２ 図 、り 茅３ 目 ２ ン 第４ 囚 ５／３ 第５ス
Claims (1)
- １、複数語をアクセス単位とする補助記憶装置の不良デ
ータ修復方式であって、語単位でのデータエラー検出手
段と、アクセス単位毎の修正用データを生成する修正デ
ータ生成手段と、語単位でのデータエラー検出時に尚該
データがアクセス単位の中の何番目の語に相当するかを
記憶する記憶手段とを有し、データ書込み時には修正用
データを生成して書込みデータと共に記憶させ、データ
読出し時にも修正用データを生成すると共に語単位でエ
ラー検出を行い、アクセス単位での読出し終了後エラー
があれば書込み時に生成した修正用データと読出し時に
生成した修正用データに基づいてエラーデータに対する
修正データを作成し、この修正データに基づき前記記憶
手段の記憶内容に対応するアクセス順位のデータを修正
して出力するようにした不良データ修復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223938A JPS60116052A (ja) | 1983-11-28 | 1983-11-28 | 不良デ−タ修復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223938A JPS60116052A (ja) | 1983-11-28 | 1983-11-28 | 不良デ−タ修復方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116052A true JPS60116052A (ja) | 1985-06-22 |
Family
ID=16806054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223938A Pending JPS60116052A (ja) | 1983-11-28 | 1983-11-28 | 不良デ−タ修復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470941A (ja) * | 1990-07-04 | 1992-03-05 | Matsushita Electric Ind Co Ltd | 自己訂正機能付き端末装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148928A (en) * | 1977-05-31 | 1978-12-26 | Ibm | Memory system |
-
1983
- 1983-11-28 JP JP58223938A patent/JPS60116052A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148928A (en) * | 1977-05-31 | 1978-12-26 | Ibm | Memory system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470941A (ja) * | 1990-07-04 | 1992-03-05 | Matsushita Electric Ind Co Ltd | 自己訂正機能付き端末装置 |
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