JPH03501660A - 記憶装置への部分書き込み操作における誤り検出 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 咀■ 記憶装置への部分書き込み操作における誤り検出聚」ＬΩ」Ｌ旦 本発明はデータ処理システムの記憶装置に関する誤り検出の分野におけるもので あり、特にそうした記憶装置の部分書き込み操作についての誤り検出に関するも のである。

より高速の計算速度を得ることはデータ処理における変わることのない目標であ った。より高速の計算速度獲得という目標と同時に、汎用的計算操作に対応する システムアーキテクチュアを提供することも同様の目標といえる。過去において 、データ処理システムが固定長データフードに対して設計されたシステムアーキ テクチュアをもつことは、一般的なものであった。しばしば、データフード長は 主記憶装置のデータワード格納レジスタの容量と互換性をもつように選択されて いる。例えば、３６ビツト記憶レジスタが採用されている場合、３６ビツトを単 位としてデータ処理システムを機能させることが一般的である。

二進法計算システムの発展はかなり早い時期において、主記憶のより有効な利用 は、主記憶装置への書き込み及び読み込み操作を八−フワードアクセス法を準備 することによって実現されると考えられていた。そのようなシステムは通常、た とえアクセスがハーフワードを単位として記憶装置になされたとしても、算術操 作において全ワードを単位として運用されてきた。

システムアーキテクチュアや記憶装置システムがさらに改良・改善されていくに つれ、固定されたビット配列を基本とするハーフワード同様、４分の１ワード、 ３分の１ワードを単位として選択的に主記憶装置への書き込み及び読み込みのア クセスを可能とするシステムが開発されてきた。これら二進法データ処理システ ムは、通常、記憶レジスタ容量が２の階乗の幾つかの積（２″）で固定されるよ うに決められてきた。これらの部分的配列もまた相対的に容易に定義され組み込 まれる。本発明の譲受人として譲渡されたアーノルズ　Ｅ、リーバ（Ａｒｎｏｌ ｄｓ　Ｅ、Ｌｉｅｐａ　）の名義で１９８５年５月２８日に発行された米国特許 ４．５２０．４３９において、ビットフィールド長が１ビツトから全記憶ワード まで、いづれにも変わり得る可変長ビットフィールドに書き込みを行う能力を提 供する準備がなされた。

多くの論理的及びデータ操作は、今日、種々の可変長ビットフィールドへの読み 込み・書き込み能力を要求している。そのような操作はしばしば、記録されるべ きデータワードにおいて可変ビットフィールドの挿入を行うためのデータワード をシフトさせる機能と連動する論理命令によって成し遂げられる。そのようなシ ステムにおいて、部分書き込み機能の操作チェックは必須である。

パリティ及びチェックビットがマージデータについて生成され、部分書き込み操 作に先立って記憶装置にストアされるけれども、そのようなシステムにおいて、 マージ操作中の１ビツトをおとしたり拾い上げ、誤りを検出しないようにするこ とは可能である０本発明は、検出されない誤りの発生を最小化するために併合誤 りの検出法を備えることである。

特許請求の範囲 第１図は、本発明の部分の書き込み誤り検出のブロックダイアグラムな示してい る。

第２図から第４図は、本発明の別の実施方法の部分的なブロックダイアグラムを 示している。

好゛な　施例の脱Ｂ 第１図は、本発明の可変フィールドの部分書き込み誤り検出法の特徴を組み込ん だ一個のデータ処理装置の一部分のブロックダイアグラムな表している。記憶装 置１２は、必要な付随的なアト１／ツシング・アクセス回路と共に、アドレッシ ング可能な記憶セルのアレイを含んでいる。なお、そうした回路は良く知られた 回路設計技術に準拠しているので、ここに詳細は示されていない。記憶装置１２ は、命令語とオペランド語を記憶するために機能する。なお、命令語とオペラン ド語は以後まとめて”データワード”として言及される。ここでは示されていな いが、制御部１４は、通常の方法で、データ処理システムの各要素から要求され る読み込み動作もしくは書き込み動作を制御するために、そして記憶装置１２に おける読み込み及び書き込み操作に対するタイミングと相互に相関させるために バス１３を経る信号によって動作する。制御部１４の監視下でのデータ処理シス テム動作において、−個以上のデータ処理装置もしくはりクエスタがあることを 理解すべきである。−個以上のりクエスタが利用される場合において、優先度づ けが行われなければならない。

記憶装置にストアされた１データワードに部分書き込み操作が要求された時、制 御部１４は最初に読み込み要求を発行する。誤り修正されたデータワードが記憶 装置から呼び出された時それはバス５８に送られる。そして、マージレジスタ１ ７の読み込み部１１にストアされる。マージレジスタ１７は、制御部１４からバ ス４４を経る信号によって制御される。その時、−個の書き込みデータワードが 書き込みデータレジスタ５７に記憶するためにバス５６に与えられる。レジスタ ５７は、その書き込みワードをバス１３とバス８０を経由してマージレジスタ１ ７の書き込み部１３に送る。その要求を発行した処理装置はまた、バス４６にコ ード化された信号で書き込まれることになる可変フィールドのスタートビット位 置を、またバス４８にコード化された信号で可変フィールドに書き込まれること になるエンドビットもしくは最終ビットを指定する。この情報は、それぞれスタ ートレジスタ４７とエンドレジスタ４９にストアされ、それぞれバス５１とバス ５３を通して、デコーダ７８にスタート・エンドコードとして、送られる。

マスク信号はデコーダ７８によって生成され、選択部１５における記憶のために 、バス５２に送られる。これらの信号は部分書き込み操作の間に変化する記憶ア ドレスレジスタにおけるビット位置を定義する。読み込み部１１においてストア された読み込みデータフードは、マージデータワードを生成するため選択部１５ の制御の下に書き込み部１３における書き込みデータワードと併合される。

そのマージデータワードはバス７７及びバス７２を経由して記憶装置１２に送ら れる。

書き込みデータ１／ジスタ５７における書き込みデータ、スタートレジスタ４７ におけるスタートコード及びエンドレジスタ４９におけるエンドコードは、すべ て、制御部１４への入力バス８１に接続されたパリティチェック回路７０，７２ 及び７４によるパリティチェックにそれぞれ、正しく従う。このことは、マージ レジスタ１７やデコーダ７８への誤り転送を最小化する。マージレジスタ１７ヘ マスクマージコードを転送するための選択線５２は、マージコード機能ビットを 指定するために、”Ｆ”とラベルが付けられる。マージレジスタ１７からのマー ジデータワードはパリティジェネレ−タ８２に送られる。そこでは、マージデー タフードのパリティが偶数パリティであるか奇数パリティであるかを決定するた めにチェックされる。パリティジェネレータ８２からのパリティはライン７３を 経由して記憶装置１２にストアされる。

今まで述べられてきたシステムの部分は、一般的に部分書き込みのマージフィー ルド生成と検証のために知られている技術に対応している。本発明の残りの部分 は、付加的な検証機構を追加した本発明の改良に向けられる。その付加的な検証 機構は前に述べた要素と連動して、向上した信頼性と検証機構をもつシステムを 提供する。

記述された実施例のデコーダ７８は、”Ｆ”もしくはマージマスされる補完的な ノンマージコードは、バス４５を通して供給される信号で制御部１４により制御 されるノンマージ１ノジスタ８６の選択部８７ヘバス８４を通じて送られる。

代わりに、Ｆコードはノンマージレジスタ８６もしくは、どこか他で、供給され るか補完される。Ｙコードが生成される場所は、本発明には重要なことではない 、書き込み及び読み込みデータワードはバス８８とバス９ｏを経てノンマージレ ジスタ８５の書き込み部８３と読み込み部８３に送られる。バス９２上のノンマ ージレジスタ８６の出力は、誤り修正された読み込みワードにどんな読み込みビ ットを上書きするために使用されることのない書き込みデータレジスタ８３に与 えられる書き込みワードビットに加えて、記憶装置から読み込まれた誤り修正さ れたワードの読み込みビットから成り立つ１ワードである。しかし、その読み込 みビットは、マージレジスタ１７の書き込みワードビットにより上書きされたも のである。このワードはノンマージデータワードと名づけられ、ノンマージレジ スタ８６にストアされるやパリティジェネレータ９４は３６ビツトのノンマージ データワード、書き込みパリティビット及び読み込みパリティビットを受取り、 これらが組合わさったビットを代表するパリティビットを生成する。その書き込 みパリティビットは、パリティジェネレータ９４に書き込みパリティレジスタ９ ３により送られ、読み込みパリティビットは読み込みパリティレジスタ９５によ り書き込みパリティジェネレータ９４に送られる。その書き込み及び読み込みパ リティビットは、それぞれ５６とバス５８に送り出される。補完的マージデータ に対するパリティビットと、マージデータに対するパリティビットは、それぞれ バス９６とバス９８と通してパリティチェッカ１００へ、２つのパリティが共存 することを検証するために、もし共存しないならライン１０２に誤り信号を発信 するために送出されるゆ この発明の２番目の実施方法は、書き込み／読み込みデータワードもしくは、書 き込み／読み込みパリティビットにより生成されるパリティを、第２図に示され ているようにマージワードとノンマージワードを受信するために合成されたバリ テイジェネ１ノータによって生成されるパリティと比較することによっても実現 されつる。

２番目の実施方法の少し変形した実施例が第３図に示されているように書き込み ・読み込みデータワードもしくは書き込み・読み込みパリティビット、マージデ ータワード及びノンマージデータワードを全て一個のパリティジェネレータに送 ることによって、そして結果として得られる正しいパリティ出力を検証すること によって実現される。３番目の実施例が第４図に示されているようにマージデー タワードとノンマージデータワードをパリティジェネレータで合成することによ っても構築される。もし、そのパリティジェネレータの３番目の入力が読み込み ワードパリティビットを受信したなら、結果としてでるパリティは、書き込みワ ードパリティビットと比較され、そして３番目の入力が書き込みワードパリティ ビットを受信したなら、結果としてでるパリティは読み込みパリティビットと比 較される。

パリティジェネレータ８２とパリティジェネレータ９４によって生成されたパリ ティは１ビツトワードパリテイかもしれないし、望まれる４ビツトバイトパリテ イかもしれない。組み込まれたパリティジェネレータと比較技術は書き込みパリ ティ、読み込みパリティ、マージデータワードのパリティ及びノンマージデータ ワードのパリティとの関係を信頼している。

書き込みパリティと読み込みパリティが反対であるとき（すなわち、一方が奇数 であり、他方が偶数の場合）、マージデータワードとノンマージデータワードの 正しいパリティは一方が奇数であり他方が偶数となるように関係づけられるであ ろう、一方、書き込みパリティと読み込みパリティの両方が奇数であるか偶数で あるとき、マージデータフードとノンマージデータワードの正しいパリティは、 どちらも奇数であるかどちらも偶数となる。さらに、この場合、書き込みパリテ ィと読み込みパリティがマージデータワードとノンマージデータワードのパリテ ィとは反対のパリティとなろう。このことは、その機械に対して奇数パリティを 仮定して次の９ビツトワ一ド例において、述べられる。従って、もし１ワードが 一個の偶数パリティじ　１”ビットを偶数個もつこと）をもつなら、その”　１ ″パリテイビツトは、そのワードから生成される。

また、１ワードが一個の奇数パリティ（”　１”ビットを奇数個もつこと）をも つなら、その”０”パリティビットは、そのワードから生成される。

皿−−１ ８進表現　１０進表現 読み込みワード　１１０００１１　６１７　３９９書き込みワード　００１１１ ０１０１　１６５　１１７読み込みパリティビット　１ 書き込みパリティビット　０ マージワード　１１０１１０１１１　６６７　４３９ノンマージワード　００１ ００１１０１　１１５　０７７マージワードパリテイビツト　ｌ ノンマージワードパリティビット　０ パリテイジエネレータ９４出力　ｌ バリテイジエネ１ノータ８２出力　ｌ 阿−−ヱ 読み込みワード　１１０００１１１０ 書き込みワード　００１１１ＣＩ　１０１読み込みパリティビット　０ 書き込みパリティビット　Ｏ マージワード　１１０１１０１１０ ノンマージワード　００１００１１０１マージワードパリテイビツト　１ ノンマージワードパリテイビツト　ｌ パリティジェネレータ９４出力　０ バリテイジエネレーク８２出力　０ 皿−−１ 読み込みワード　０００００００００ 書き込みワード　Ｉｌｌ、　１１１１１１読み込みパリティビット　ｌ 書き込みパリティビット　０ マージワード　１１１００００００ ノンマージワード　０００１１１１１１マージワードパリテイビツト　０ ノンマージワードパリテイピツト　ｌ パリティジェネレータ９４出力　Ｏ パリティジェネレータ８２出力　０ 書き込みパリティトランスミッタ９３と読み込みパリティトランスミッタ９５は 両者が交互にパリティジェネレータ９４の代わりにパリティジェネレータ８２と 結合される。もう一つの代替実施母に対して、またさらに実施例がパリティジェ ネレータ９４の代わりに書き込みデータワードと読み込みデータワードをパリテ ィジェネレータ８２と結合することによって得られる。

種々の実施例が開示され第２図〜第４図に示されている一方で、特許請求の範囲 の中にある他の実現方法は、本技術分野において技量をもつものにとっては明白 なものであることが示されているべきであろう、適当な数値システム（例えば、 ８進、１０進など）における書き込み及び読み込みワードの総計はマージ及びノ ンマージワードの正の数値の総計に等しくあるべきである。一方、書き込みデー タ、読み込みデータ、マージデータ及びノンマージデータワードそれぞれの対応 するセットに対して、そうしたワードの２つは偶数パリティをもつべきであり、 ２つは奇数パリティをもつべきであり、もしくはそうでなければ４つのワード全 部は偶数パリティか奇数パリティをもつべきである。こうして、特に示されてい ない種々の代替の実現方法は、本発明の考えと添付された特許請求の範囲の中に あると考えられる。

国際調査報告 国際調査報告

Claims (16)

【特許請求の範囲】
1. １．誤り修正された読み込みデータと書き込みデータを、それぞれが前記書き込 みデータとともに上書きされることとなる前記読み込みデータのスタートビツト と前記読み込みデータのエンドビツトを定義するスタートコードとエンドコード との制御の下にマージするための誤り検出手段と部分書き込み手段と、前記スタ ートコードと前記エンドコードとを受信しデコードするデコード手段と、 前記読み込みデータ、前記書き込みデータ、及び選択コードを利用するマージ手 段とを備える部分書き込み操作が可能な記憶装置システムであって、 前記読み込みデータ、前記書き込みデータ及び前記選択コードの１ビツト毎の補 完ビツトを利用するノンマージ手段と、前記ノンマージ手段に対して、前記選択 コードの前記１ビツト毎の補完ビツトを提供する手段と、 部分書き込み操作をチエツクするための前記マージ手段と前記ノンマージ手段の 両者と結合されるパリテイ生成及びチエツク手段とを備えることを特徴とする部 分書き込み操作が可能な記憶装置システム。
2. ２．前記パリテイジエネレータとチエツク手段は、マージデータワードとそれに 対応するノンマージデータワードを受信するために結合された１個の第１パリテ イ生成手段で構成されることを特徴とする請求項第１項に記載の記憶システム。
3. ３．書き込み及び読み込みパリテイビツトが前記第１パリテイ生成手段と結合さ れることを特徴とする請求項第２項に記載の記憶システム。
4. ４．書き込みデータ及び読み込みデータワードが前記第１パリテイ生成手段と結 合されることを特徴とする請求項第２項に記載の記憶システム。
5. ５．読み込み及び書き込みパリテイビツトを受信するために結合された第２パリ テイ生成手段と、前記第１及び第２パリテイ生成手段に結合されるパリテイ比較 手段とを具備する請求項第２項に記載の記憶システム。
6. ６．書き込み及び読み込みデータワードを受信するために結合された第２パリテ イ生成手段と、前記第１及び第２パリテイ生成手段に結合されるパリテイ比較手 段とを具備する請求項第２項に記載の記憶システム。
7. ７．前記マージデータワードと、前記ノンマージデータワードと、前記書き込み データワードもしくは前記読み込みデータワードのどちらか１方とを表現するビ ツト列が前記第１パリテイ生成手段に与えられ、前記第１パリテイ生成手段と結 合されるパリテイ比較手段と、前記第１パリテイ生成手段と結合されなかった前 記書き込みデータもしくは前記読み込みデータワードの他方のデータワードを表 現するビツト列を受信するパリテイ比較手段とを具備する請求項第２項に記載の 記憶システム。
8. ８．前記パリテイジエネレータとチエツク手段は第２パリテイ生成手段と前記第 １及び第２パリテイ生成手段を比較するためのパリテイ比較手段を備え、 前記マージデータワードは前記第１及び第２パリテイ生成手段の一方と結合され 、前記ノンマージデータワードは前記第１及び第２パリテイ生成手段の他方と結 合され、前記書き込み及び読み込みデータワードを表現する前記ビツト列全ては 前記第１及び第２パリテイ生成手段の同じものに送られることを特徴とする請求 項第２項に記載の記憶システム。
9. ９．読み込みデータと書き込みデータを、それぞれが前記書き込みデータととも に上書きされることとなる前記読み込みデータのスタートビツトと前記読み込み データのエンドビツトを定義するスタートコードとエンドコード制御の下にマー ジするために、部分書き込みの手段と、前記スタートコードと前記エンドコード を受信しデコードするデコード手段とで構成される記憶装置システムにおいて、 ノンマージデータワードを生成し、 その後、前記部分書き込み操作をチエツクするために対応するマージデータワー ドと前記ノンマージデータワードと対応する読み込みワードと書き込みワードを 表現するビツト列とを利用してパリテイチエツクを生成することを特徴とする誤 り検出の方法。
10. １０．前記マージデータワードについて第１パリテイを生成し、前記ノンマージ データと前記書き込みワードとを表現する１個の書き込みパリテイビツトと前記 読み込みワードとを表現する１個の読み込みパリテイビツトについて第２パリテ イを生成し、前記第１及び第２パリテイを比較することを特徴とする請求項第９ 項に記載の方法。
11. １１．前記書き込みワードを表現する１個の書き込みパリテイビツトと前記読み 込みワードを表現する１個の読み込みビツトについて第１パリテイを生成し、前 記マージデータワードとノンマージデータワードについて第２パリテイを生成し 、前記第１及び第２パリテイを比較することを特徴とする請求項第９項に記載の 方法。
12. １２．前記書き込みワードと読み込みワードについて第１パリテイを、前記マー ジデータワードとノンマージデータワードについて第２パリテイを生成し、前記 第１及び第２パリテイを比較することを特徴とする請求項第９項に記載の方法。
13. １３．前記書き込みワードを表現する書き込みパリテイビツトと前記読み込みワ ードを表現する１個の読み込みパリテイビツトと前記マージデータワードとノン マージデータワードとについての結合パリテイを生成することを特徴とする請求 項第９項に記載の方法。
14. １４．前記書き込みワードと前記読み込みワードと前記マージデータワードとノ ンマージデータワードとについての結合パリテイを生成し、前記第１及び第２パ リテイを比較することを特徴とする請求項第９項に記載の方法。
15. １５．前記マージデータワードを利用する第１パリテイと前記対応するノンマー ジデータワードを利用する第２パリテイを生成し、前記第１及び第２パリテイの 内の１つは前記書き込み及び読み込みワードを表現するビツト列を利用するもの であつて、前記第１及び第２パリテイを比較することを特徴とする請求項第９項 に記載の方法。
16. １６．前記マージデータワードと前記ノンマージデータワードと前記書き込みデ ータワードもしくは前記読み込みデータワードの一方とのパリテイを表現するビ ツト列を利用する第１パリテイを生成し、前記第１パリテイと、前記第１パリテ イを生成する際に利用されなかった前記読み込みデータワードの前記書き込みワ ードの他方のデータワードのパリテイを表現するビツト列とを比較することを特 徴とする請求項第９項に記載の方法。