JPH10340233A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH10340233A JPH10340233A JP9151111A JP15111197A JPH10340233A JP H10340233 A JPH10340233 A JP H10340233A JP 9151111 A JP9151111 A JP 9151111A JP 15111197 A JP15111197 A JP 15111197A JP H10340233 A JPH10340233 A JP H10340233A
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- JP
- Japan
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- bit
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】メモリデータに対するパリティビットによる誤
り検出率を向上させる。 【解決手段】ライトバッファの先頭のライトデータのビ
ット０から最後尾のライトデータのビット０までの出力
を入力とするパリティデータ生成回路と、ライトデータ
の最上位ビットまで、それぞれの出力を入力とするパリ
ティ生成回路と、同様にリードバッファに対してもパリ
ティチェック回路を有している。
り検出率を向上させる。 【解決手段】ライトバッファの先頭のライトデータのビ
ット０から最後尾のライトデータのビット０までの出力
を入力とするパリティデータ生成回路と、ライトデータ
の最上位ビットまで、それぞれの出力を入力とするパリ
ティ生成回路と、同様にリードバッファに対してもパリ
ティチェック回路を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、特にキャッシュメモリを内蔵したマイクロプ
ロセッサに関する。
サに関し、特にキャッシュメモリを内蔵したマイクロプ
ロセッサに関する。
【０００２】
【従来の技術】従来、マイクロプロセッサを用いたシス
テムでパリティチェックを行う方法としては、データ８
ビット毎にパリティメモリを１ビット持ち、チェックを
行うのが公知である。このパリティチェック方法は、例
えば、特開平３−２３５８７号公報に開示されている。
また、特開平１−２４３２９８号公報にも全てのメモリ
セルデータを読み出し後、そのすべてのメモリセルにつ
いてパリティをチェックする方法が開示されている。
テムでパリティチェックを行う方法としては、データ８
ビット毎にパリティメモリを１ビット持ち、チェックを
行うのが公知である。このパリティチェック方法は、例
えば、特開平３−２３５８７号公報に開示されている。
また、特開平１−２４３２９８号公報にも全てのメモリ
セルデータを読み出し後、そのすべてのメモリセルにつ
いてパリティをチェックする方法が開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来のパリティチェック方法では、８ビットデータで、２
ビットの誤りがあった場合は、検出できないという欠点
があった。従って、本発明の目的は２ビットの誤りが生
じた場合でもパリティエラーを検出できるマイクロプロ
セッサを提供することにある。
来のパリティチェック方法では、８ビットデータで、２
ビットの誤りがあった場合は、検出できないという欠点
があった。従って、本発明の目的は２ビットの誤りが生
じた場合でもパリティエラーを検出できるマイクロプロ
セッサを提供することにある。
【０００４】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、キャッシュ・メモリを内蔵し、外部メモリに対
しブロックリード、ブロックライトを行うマイクロプロ
セッサにおいてブロックライトデータを格納するライト
バッファの先頭のライトデータのビット０から最後尾の
ライトデータのビット０間での出力を入力とする第１の
パリティデータ生成回路と、前記ライトデータの最上位
ビットまで、それぞれの出力を入力とする前記第１のパ
リティデータ生成回路とは別のパリティデータ生成回路
と、前記外部メモリへのブロックデータライト時にこれ
らのパリティデータ生成回路の出力を出力する手段とを
備える。
ッサは、キャッシュ・メモリを内蔵し、外部メモリに対
しブロックリード、ブロックライトを行うマイクロプロ
セッサにおいてブロックライトデータを格納するライト
バッファの先頭のライトデータのビット０から最後尾の
ライトデータのビット０間での出力を入力とする第１の
パリティデータ生成回路と、前記ライトデータの最上位
ビットまで、それぞれの出力を入力とする前記第１のパ
リティデータ生成回路とは別のパリティデータ生成回路
と、前記外部メモリへのブロックデータライト時にこれ
らのパリティデータ生成回路の出力を出力する手段とを
備える。
【０００５】また、本発明のマイクロプロセッサは、ブ
ロックリードデータを格納するリードバッファの先頭の
リードデータのビット０から最後尾のリードデータのビ
ット０までの出力を入力とする第１のパリティチェック
回路と、前記リードデータの最上位ビットまで、それぞ
れの出力を入力とする前記第１のパリティチェック回路
とは別のパリティチェック回路と、前記リードデータを
キャッシュメモリへ書き込む際に、前記第１のパリティ
チェック回路および前記パリティチェック回路によるパ
リティチェック手段とを有する構成とすることもでき
る。
ロックリードデータを格納するリードバッファの先頭の
リードデータのビット０から最後尾のリードデータのビ
ット０までの出力を入力とする第１のパリティチェック
回路と、前記リードデータの最上位ビットまで、それぞ
れの出力を入力とする前記第１のパリティチェック回路
とは別のパリティチェック回路と、前記リードデータを
キャッシュメモリへ書き込む際に、前記第１のパリティ
チェック回路および前記パリティチェック回路によるパ
リティチェック手段とを有する構成とすることもでき
る。
【０００６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【０００７】図１にシステムの概略ブロック図を示す。
【０００８】本発明の実施の形態のマイクロプロセッサ
は、ＣＰＵ５６を有し、ＣＰＵ５６は外部メモリ６０に
ブロックライトする際に、実際にはライトバッファ部５
８にブロックライトする。１ブロック内のみの転送であ
ればこの時点でＣＰＵ５６は転送処理を完了したことに
なり他の処理に移る。次に、図２に図１の詳細回路が示
されているライトバッファ部５８を有し、このライトバ
ッファ部５８は、整列したレジスタの縦列単位に３２ビ
ットのデータバス５４を介してＣＰＵから一度にデータ
が書き込まれる。例えば左端の縦列から順に右端の縦列
に向かって３２ビット単位でデータ書き込みが８回繰り
返され、ＣＰＵ５６からライトバッファ部５８への１ブ
ロック転送が完了する。
は、ＣＰＵ５６を有し、ＣＰＵ５６は外部メモリ６０に
ブロックライトする際に、実際にはライトバッファ部５
８にブロックライトする。１ブロック内のみの転送であ
ればこの時点でＣＰＵ５６は転送処理を完了したことに
なり他の処理に移る。次に、図２に図１の詳細回路が示
されているライトバッファ部５８を有し、このライトバ
ッファ部５８は、整列したレジスタの縦列単位に３２ビ
ットのデータバス５４を介してＣＰＵから一度にデータ
が書き込まれる。例えば左端の縦列から順に右端の縦列
に向かって３２ビット単位でデータ書き込みが８回繰り
返され、ＣＰＵ５６からライトバッファ部５８への１ブ
ロック転送が完了する。
【０００９】このライトバッファ部５８には、データバ
ス５４の同一ビットにつながれた８つのレジスタ（横
列）内のデータビットを取り出す信号線を入力するパリ
ティ生成器６１を各ビット単位に新たに設けている。Ｃ
ＰＵ５６からのブロックライトが完了した時点でこのパ
リティ生成器６１で８つのレジスタに記憶されたデータ
バス上、同一ビットのパリティが生成され、データバス
のビット単位にパリティメモリ５７に記憶される。この
パリティの書き込み処理はＣＰＵ５６が行うことも可能
であり、ＣＰＵ５６からライトバッファ部へのライト制
御信号（不図示）によりブロックライト完了時を検出し
たライトバッファ部５８がパリティメモリ５７に直接書
き込むことも可能である。
ス５４の同一ビットにつながれた８つのレジスタ（横
列）内のデータビットを取り出す信号線を入力するパリ
ティ生成器６１を各ビット単位に新たに設けている。Ｃ
ＰＵ５６からのブロックライトが完了した時点でこのパ
リティ生成器６１で８つのレジスタに記憶されたデータ
バス上、同一ビットのパリティが生成され、データバス
のビット単位にパリティメモリ５７に記憶される。この
パリティの書き込み処理はＣＰＵ５６が行うことも可能
であり、ＣＰＵ５６からライトバッファ部へのライト制
御信号（不図示）によりブロックライト完了時を検出し
たライトバッファ部５８がパリティメモリ５７に直接書
き込むことも可能である。
【００１０】一方、バスインタフェース５９はライトバ
ッファ５８に記憶されたデータを外部メモリ６０に順次
書き込む。この際、パリティ生成器６１はデータ単位に
パリティを生成して外部メモリ６０に書き込みデータと
共に記憶する。
ッファ５８に記憶されたデータを外部メモリ６０に順次
書き込む。この際、パリティ生成器６１はデータ単位に
パリティを生成して外部メモリ６０に書き込みデータと
共に記憶する。
【００１１】その後、外部メモリ６０からブロックデー
タを読み出す際、データと共にパリティも読み出し、読
み出したデータからパリティ生成器６１により生成した
パリティと比較し、パリティエラーを検出する。
タを読み出す際、データと共にパリティも読み出し、読
み出したデータからパリティ生成器６１により生成した
パリティと比較し、パリティエラーを検出する。
【００１２】次に、読み出したブロックデータはライト
バッファ部５８に書き込まれる。ＣＰＵ５６からの書き
込み時と同様にパリティが生成されると共に、パリティ
メモリ５７からデータバスのビット単位に記憶されてい
たパリティビットが読み出されて比較され、どのビット
列に異常があるかを検出する。
バッファ部５８に書き込まれる。ＣＰＵ５６からの書き
込み時と同様にパリティが生成されると共に、パリティ
メモリ５７からデータバスのビット単位に記憶されてい
たパリティビットが読み出されて比較され、どのビット
列に異常があるかを検出する。
【００１３】パリティ生成器６１ではワードデータ単
位、つまりライトバッファ５８で言えばレジスタ縦列単
位にどの列に異常があるか分かり、ライトバッファ部内
のパリティ生成器からはビット列単位の異常が分かるの
で、その異常同士の列の交点が異常ビットであることが
判明する。この後、ライトバッファ部５８からＣＰＵ５
６へデワードデータを順次読み出す際に、ライトバッフ
ァ部がこの異常ビットのみを反転（不図示）してＣＰＵ
５６にデータ転送すれば自己訂正することができる。
位、つまりライトバッファ５８で言えばレジスタ縦列単
位にどの列に異常があるか分かり、ライトバッファ部内
のパリティ生成器からはビット列単位の異常が分かるの
で、その異常同士の列の交点が異常ビットであることが
判明する。この後、ライトバッファ部５８からＣＰＵ５
６へデワードデータを順次読み出す際に、ライトバッフ
ァ部がこの異常ビットのみを反転（不図示）してＣＰＵ
５６にデータ転送すれば自己訂正することができる。
【００１４】図３は上記のアドレス指定方法を示す。図
３を参照すると外部メモリ６０に対してはＭＳＢからＬ
ＳＢ迄全てのアドレスビットを使用する。ライトバッフ
ァ部へは少なくとも３２ビット、１ワード単位でアクセ
ス可能なように下位２ビット以外のアドレスビットを使
用する。パリティメモリ５７へはライトブロックの内、
データバス３２ビットのビット単位でパリティをアクセ
スしなければならないが、そのパリティデータそのもの
は３２ビットであるから、１ブロック１ワードで足り
る。従って下位５ビットを除くアドレスビットでアクセ
スすることになる。
３を参照すると外部メモリ６０に対してはＭＳＢからＬ
ＳＢ迄全てのアドレスビットを使用する。ライトバッフ
ァ部へは少なくとも３２ビット、１ワード単位でアクセ
ス可能なように下位２ビット以外のアドレスビットを使
用する。パリティメモリ５７へはライトブロックの内、
データバス３２ビットのビット単位でパリティをアクセ
スしなければならないが、そのパリティデータそのもの
は３２ビットであるから、１ブロック１ワードで足り
る。従って下位５ビットを除くアドレスビットでアクセ
スすることになる。
【００１５】図１に示した本発明の詳細を図２を参照し
て説明する。
て説明する。
【００１６】図２は図１に示すマイクロプロセッサのラ
イトバッファ部のブロック図である。このマイクロプロ
セッサは、データバス幅３２ビットでブロックラインサ
イズは８ワードとなっており、先頭の１ワード目の値が
レジスタ１〜４に、２ワード目がレジスタ５〜８に、以
下、最後尾の８ワード目がレジスタ２９〜３２まで、そ
れぞれ格納されている。
イトバッファ部のブロック図である。このマイクロプロ
セッサは、データバス幅３２ビットでブロックラインサ
イズは８ワードとなっており、先頭の１ワード目の値が
レジスタ１〜４に、２ワード目がレジスタ５〜８に、以
下、最後尾の８ワード目がレジスタ２９〜３２まで、そ
れぞれ格納されている。
【００１７】ここで、パリティ生成器３３はレジスタ
１，５，９，１３，１７，２１，２５，２９の出力ビッ
ト０を入力としてパリティを生成する。
１，５，９，１３，１７，２１，２５，２９の出力ビッ
ト０を入力としてパリティを生成する。
【００１８】以下同様にパリティ生成器３４はレジスタ
４，８，１２，１６，２０，２４，２８，３２の出力ビ
ット３１を入力としてパリティを生成する。これらのパ
リティデータをライトバッファから外部のメモリにブロ
ックライトする際に、順次出力する。
４，８，１２，１６，２０，２４，２８，３２の出力ビ
ット３１を入力としてパリティを生成する。これらのパ
リティデータをライトバッファから外部のメモリにブロ
ックライトする際に、順次出力する。
【００１９】一方、ブロックリード時は、図１に示すレ
ジスタ１〜３２をリードバッファとすることが可能で、
パリティ生成器３３、３４をパリティチェッカーとする
ことが可能で、同様にパリティチェックが行える。
ジスタ１〜３２をリードバッファとすることが可能で、
パリティ生成器３３、３４をパリティチェッカーとする
ことが可能で、同様にパリティチェックが行える。
【００２０】また、ここでは図示していないが従来と同
様のパリティ生成チェック機構も持っているものとす
る。ここで、レジスタ１のビット０と１に誤りがあった
場合、従来のパリティチェック機構では検出できない
が、本発明ではパリティ生成器３３とビット１に対する
パリティチェック回路（図示していない）で誤りを検出
する事ができる。
様のパリティ生成チェック機構も持っているものとす
る。ここで、レジスタ１のビット０と１に誤りがあった
場合、従来のパリティチェック機構では検出できない
が、本発明ではパリティ生成器３３とビット１に対する
パリティチェック回路（図示していない）で誤りを検出
する事ができる。
【００２１】
【発明の効果】以上説明した様に、本発明では、従来検
出できなかった８ビットデータ内で２ビットの誤りが生
じた場合でも誤りの検出が行えるため誤り検出率が向上
する。
出できなかった８ビットデータ内で２ビットの誤りが生
じた場合でも誤りの検出が行えるため誤り検出率が向上
する。
【図１】本発明の一実施の形態のマイクロプロセッサブ
ロック図である。
ロック図である。
【図２】図１に示すマイクロプロセッサのライトバッフ
ァ部のブロック図である。
ァ部のブロック図である。
【図３】アドレス指定方法を示す図である。
１〜３２ レジスタ ３３，３４ パリティ生成器 ５３ アドレスバス ５４，５５ データバス ５６ ＣＰＵ ５７ パリティメモリ ５８ ライトバッファ部 ５９ バスインタフェース ６０ 外部メモリ ６１ パリティ生成器
Claims (2)
- 【請求項１】 キャッシュ・メモリを内蔵し、外部メモ
リに対しブロックリード、ブロックライトを行うマイク
ロプロセッサにおいて、ブロックライトデータを格納す
るライトバッファの先頭のライトデータのビット０から
最後尾のライトデータのビット０までの出力を入力とす
る第１のパリティデータ生成回路と、前記ライトデータ
の最上位ビットまで、それぞれの出力を入力とする前記
第１のパリティデータ生成回路とは別のパリティデータ
生成回路と、前記外部メモリへのブロックデータライト
時にこれらのパリティデータ生成回路の出力を出力する
手段とを備えることを特徴とするマイクロプロセッサ。 - 【請求項２】 ブロックリードデータを格納するリード
バッファの先頭のリードデータのビット０から最後尾の
リードデータのビット０までの出力を入力とする第１の
パリティチェック回路と、前記リードデータの最上位ビ
ットまで、それぞれの出力を入力とする前記第１のパリ
ティチェック回路とは別のパリティチェック回路と、前
記リードデータをキャッシュメモリへ書き込む際に、前
記第１のパリティチェック回路および前記パリティチェ
ック回路によるパリティチェック手段とを有することを
特徴とする請求項１記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151111A JPH10340233A (ja) | 1997-06-09 | 1997-06-09 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151111A JPH10340233A (ja) | 1997-06-09 | 1997-06-09 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340233A true JPH10340233A (ja) | 1998-12-22 |
Family
ID=15511604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151111A Pending JPH10340233A (ja) | 1997-06-09 | 1997-06-09 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340233A (ja) |
-
1997
- 1997-06-09 JP JP9151111A patent/JPH10340233A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |