JPH11296441A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPH11296441A JPH11296441A JP10101491A JP10149198A JPH11296441A JP H11296441 A JPH11296441 A JP H11296441A JP 10101491 A JP10101491 A JP 10101491A JP 10149198 A JP10149198 A JP 10149198A JP H11296441 A JPH11296441 A JP H11296441A
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Abstract
(57)【要約】
【課題】 ダイナミックＲＡＭに対するパーシャルライ
トを短時間で行う。 【解決手段】 主記憶装置５０中にダイナミックＲＡＭ
で構成された記憶アレイ部５１には、データ領域５１ａ
及びチェックビット領域５１ｂばかりでなく、データＭ
Ｄを書込む際に、パーシャルライトで書込んだか否かを
示す書込み情報ＳＰＷを格納する履歴ビット領域５１ｃ
が設定されている。パーシャルライトで書込みを行う場
合には、チェックビットＭＣが生成されず、リフレッシ
ュを行う際に、書込み情報ＳＰＷを参照して、パーシャ
ルライトで書込まれたデータＭＤに対する正しいチェッ
クビットＭＣが生成され、該チェックビットＭＣがチェ
ックビット領域５１ｂに書込まれる。
トを短時間で行う。 【解決手段】 主記憶装置５０中にダイナミックＲＡＭ
で構成された記憶アレイ部５１には、データ領域５１ａ
及びチェックビット領域５１ｂばかりでなく、データＭ
Ｄを書込む際に、パーシャルライトで書込んだか否かを
示す書込み情報ＳＰＷを格納する履歴ビット領域５１ｃ
が設定されている。パーシャルライトで書込みを行う場
合には、チェックビットＭＣが生成されず、リフレッシ
ュを行う際に、書込み情報ＳＰＷを参照して、パーシャ
ルライトで書込まれたデータＭＤに対する正しいチェッ
クビットＭＣが生成され、該チェックビットＭＣがチェ
ックビット領域５１ｂに書込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（以下、ダイナミックＲＡＭとい
う）を使用した電子計算機等の主記憶装置に設けられ、
該ダイナミックＲＡＭに格納されたデータの誤り訂正を
行う誤り訂正回路に関するものである。
ダムアクセスメモリ（以下、ダイナミックＲＡＭとい
う）を使用した電子計算機等の主記憶装置に設けられ、
該ダイナミックＲＡＭに格納されたデータの誤り訂正を
行う誤り訂正回路に関するものである。
【０００２】
【従来の技術】図２は、従来の誤り訂正回路を示す構成
図である。電子計算機等は、中央処理装置１と該中央処
理装置１に複数バイトからなるバスＢ等で接続された主
記憶装置１０とを備えている。主記憶装置１０は、ダイ
ナミックＲＡＭで構成され、記憶素子がアレイ化された
記憶アレイ部１１と、誤り訂正回路２０を備えている。
図である。電子計算機等は、中央処理装置１と該中央処
理装置１に複数バイトからなるバスＢ等で接続された主
記憶装置１０とを備えている。主記憶装置１０は、ダイ
ナミックＲＡＭで構成され、記憶素子がアレイ化された
記憶アレイ部１１と、誤り訂正回路２０を備えている。
【０００３】記憶アレイ部１１には、それぞれバスＢと
同じビット長の複数バイトのデータＭＤを格納するデー
タ領域１１ａが設定されると共に、各データＭＤのエラ
ーチェックを行うための複数のチェックビットＭＣを格
納するチェックビット領域１１ｂとが設定されている。
記憶アレイ部１１には、中央処理装置１からアドレスが
与えられる構成になっている。データ誤り訂正回路２０
は、そのチェックビット領域１１ｂを含む構成であり、
該チェックビットＭＣを生成してこのチェックビット領
域１１ｂに与えるチェックビット生成回路２１と、記憶
アレイ部１１から読出したデータＭＤとチェックビット
ＭＣとからシンドロームＳ２２を生成するシンドローム
生成回路２２とを備えている。シンドローム生成回路２
２の出力側には、誤り検出訂正回路２３が接続されてい
る。誤り検出訂正回路２３の出力側は、バスＢを介して
中央処理装置１に接続されると共に２入力セレクタ２４
の一方の入力ポートに接続されている。セレクタ２４の
他方の入力ポートは、バスＢに接続されている。セレク
タ２４の選択信号入力ポートには、パトロールチェック
回路２５からのパトロールチェック信号PCHKが入力され
ると共に、バスＢを介し、記憶アレイ部１１の部分的な
書込み（以下、パーシャルライトという）を指示するパ
ーシャルライト指示信号ＰＷが入力される構成になって
いる。
同じビット長の複数バイトのデータＭＤを格納するデー
タ領域１１ａが設定されると共に、各データＭＤのエラ
ーチェックを行うための複数のチェックビットＭＣを格
納するチェックビット領域１１ｂとが設定されている。
記憶アレイ部１１には、中央処理装置１からアドレスが
与えられる構成になっている。データ誤り訂正回路２０
は、そのチェックビット領域１１ｂを含む構成であり、
該チェックビットＭＣを生成してこのチェックビット領
域１１ｂに与えるチェックビット生成回路２１と、記憶
アレイ部１１から読出したデータＭＤとチェックビット
ＭＣとからシンドロームＳ２２を生成するシンドローム
生成回路２２とを備えている。シンドローム生成回路２
２の出力側には、誤り検出訂正回路２３が接続されてい
る。誤り検出訂正回路２３の出力側は、バスＢを介して
中央処理装置１に接続されると共に２入力セレクタ２４
の一方の入力ポートに接続されている。セレクタ２４の
他方の入力ポートは、バスＢに接続されている。セレク
タ２４の選択信号入力ポートには、パトロールチェック
回路２５からのパトロールチェック信号PCHKが入力され
ると共に、バスＢを介し、記憶アレイ部１１の部分的な
書込み（以下、パーシャルライトという）を指示するパ
ーシャルライト指示信号ＰＷが入力される構成になって
いる。
【０００４】次に、図２の誤り訂正回路の動作を説明す
る。図２中の記憶アレイ部１１に対して、パーシャルラ
イトでデータＭＤの書込みを行う場合、該記憶アレイ部
１１に対してバイト単位のアクセスを行う。このパーシ
ャルライトで書込んだデータＭＤと、パーシャルライト
で書込みを行わなかったバイト位置のデータＭＤとにつ
いては、正しいチェックビットを生成しておく必要があ
る。そのため、従来の誤り訂正回路では、パーシャルラ
イトを行う場合に、次のような（ａ）ライト動作、
（ｂ）誤り検出／訂正動作、（ｃ）チェックビット生成
動作、及び（ｄ）ライト動作を行う。以下、その概要を
説明する。 （ａ）リード動作 記憶部アレイ部１１から、アドレスで指定されたデータ
ＭＤと該データＭＤに対応して格納されたチェックビッ
トＭＣを読出す。このデータＭＤは、シンドローム生成
回路２２及び誤り検出訂正回路２３に与えられ、チェッ
クビットＭＣはシンドローム生成回路２２に与えられ
る。
る。図２中の記憶アレイ部１１に対して、パーシャルラ
イトでデータＭＤの書込みを行う場合、該記憶アレイ部
１１に対してバイト単位のアクセスを行う。このパーシ
ャルライトで書込んだデータＭＤと、パーシャルライト
で書込みを行わなかったバイト位置のデータＭＤとにつ
いては、正しいチェックビットを生成しておく必要があ
る。そのため、従来の誤り訂正回路では、パーシャルラ
イトを行う場合に、次のような（ａ）ライト動作、
（ｂ）誤り検出／訂正動作、（ｃ）チェックビット生成
動作、及び（ｄ）ライト動作を行う。以下、その概要を
説明する。 （ａ）リード動作 記憶部アレイ部１１から、アドレスで指定されたデータ
ＭＤと該データＭＤに対応して格納されたチェックビッ
トＭＣを読出す。このデータＭＤは、シンドローム生成
回路２２及び誤り検出訂正回路２３に与えられ、チェッ
クビットＭＣはシンドローム生成回路２２に与えられ
る。
【０００５】（ｂ）誤り検出／訂正動作 シンドローム生成回路２２は、データＭＤ及びチェック
ビットＭＣに対応するシンドロームＳ２２を生成する。
誤り検出訂正回路２３は、シンドロームＳ２２とデータ
ＭＤとを比較し、リードしたデータＭＤに１ビット誤り
があればそれを訂正し、２ビット誤りがあれば誤り検出
のみを行う。つまり、いわゆる「１ビット誤り訂正、２
ビット誤り検出」を行う。訂正されたデータＭＤは、セ
レクタ２４の一方の入力ポートに入力される。 （ｃ）チェックビット生成動作 セレクタ２４の他方の入力ポートには、中央処理装置１
から新たなデータＭＤが与えられると共に、選択信号ポ
ートには、パーシャルライト指示信号ＰＷが与えられ
る。セレクタ２４は、パーシャルライト指示信号ＰＷが
与えられたときに、該新たなデータＭＤを選択し、デー
タ領域１１ａに与える。一方、チェックビット生成回路
２１は、その新たなデータＭＤに対応するチェックビッ
トＭＣを生成してチェックビット領域１１ｂに与える。
ビットＭＣに対応するシンドロームＳ２２を生成する。
誤り検出訂正回路２３は、シンドロームＳ２２とデータ
ＭＤとを比較し、リードしたデータＭＤに１ビット誤り
があればそれを訂正し、２ビット誤りがあれば誤り検出
のみを行う。つまり、いわゆる「１ビット誤り訂正、２
ビット誤り検出」を行う。訂正されたデータＭＤは、セ
レクタ２４の一方の入力ポートに入力される。 （ｃ）チェックビット生成動作 セレクタ２４の他方の入力ポートには、中央処理装置１
から新たなデータＭＤが与えられると共に、選択信号ポ
ートには、パーシャルライト指示信号ＰＷが与えられ
る。セレクタ２４は、パーシャルライト指示信号ＰＷが
与えられたときに、該新たなデータＭＤを選択し、デー
タ領域１１ａに与える。一方、チェックビット生成回路
２１は、その新たなデータＭＤに対応するチェックビッ
トＭＣを生成してチェックビット領域１１ｂに与える。
【０００６】（ｄ）ライト動作 記憶部アレイ１１は、バスＢを介して与えられたアドレ
スに対応するデータ領域１１ａのバイト位置に、新たな
データＭＤを書込むと共に、チェックビットＭＣを該デ
ータＭＤに対応させてチェックビット領域１１ｂに書込
む。以上がパーシャルライトの動作である。一方、図２
の誤り訂正回路は、ダイナミックＲＡＭのリフレッシュ
を行うときにも誤り検出及び訂正を行う。このときの誤
り検出及び訂正は、パトロールチェックとして一般的に
公知になっている。パトロールチェック回路２５は、こ
のパトロールチェックにおける制御を行う回路である。
記憶アレイ部１１から読出したデータＭＤに１ビット誤
りがある場合に、セレクタ２４はパーシャルライト指示
信号ＰＷによらず、パトロールチェック回路２５からの
パトロールチェック信号PCHKに基づき、誤り検出訂正回
路２３で訂正されたデータＭＤを選択する。これ以外の
動作は、パーシャルライトの場合と同様である。
スに対応するデータ領域１１ａのバイト位置に、新たな
データＭＤを書込むと共に、チェックビットＭＣを該デ
ータＭＤに対応させてチェックビット領域１１ｂに書込
む。以上がパーシャルライトの動作である。一方、図２
の誤り訂正回路は、ダイナミックＲＡＭのリフレッシュ
を行うときにも誤り検出及び訂正を行う。このときの誤
り検出及び訂正は、パトロールチェックとして一般的に
公知になっている。パトロールチェック回路２５は、こ
のパトロールチェックにおける制御を行う回路である。
記憶アレイ部１１から読出したデータＭＤに１ビット誤
りがある場合に、セレクタ２４はパーシャルライト指示
信号ＰＷによらず、パトロールチェック回路２５からの
パトロールチェック信号PCHKに基づき、誤り検出訂正回
路２３で訂正されたデータＭＤを選択する。これ以外の
動作は、パーシャルライトの場合と同様である。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
誤り訂正回路では、次のような課題があった。パーシャ
ルライトを行うときに、前述の（ａ）のリード動作と、
（ｂ）の誤り検出／訂正動作と、（ｃ）のチェックビッ
ト生成動作と、（ｄ）のライト動作ととからなる、いわ
ゆるリード・モディファイ・ライト動作が必要である。
そのため、メモリサイクルタイムが増加し、主記憶装置
１０の高速化の妨げになっていた。
誤り訂正回路では、次のような課題があった。パーシャ
ルライトを行うときに、前述の（ａ）のリード動作と、
（ｂ）の誤り検出／訂正動作と、（ｃ）のチェックビッ
ト生成動作と、（ｄ）のライト動作ととからなる、いわ
ゆるリード・モディファイ・ライト動作が必要である。
そのため、メモリサイクルタイムが増加し、主記憶装置
１０の高速化の妨げになっていた。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、記憶素子がアレイ化されたダイナミック
ＲＡＭを有し、該アレイ中に、複数のデータを格納する
データ領域と該各データに対応してそれぞれ生成された
エラーチェック用のチェックビットを格納するチェック
ビット領域とを持つ記憶装置に設けられ、前記アレイか
ら前記対応するチェックビットと共に読出された前記デ
ータに対し、該チェックビットを参照して該データの誤
りを検出し、該誤りが訂正可能な場合には該データを訂
正する誤り訂正回路において、次のような書込み情報生
成手段、チェックビット生成手段、履歴領域、誤り検出
訂正手段及び選択手段を設けている。
に、本発明は、記憶素子がアレイ化されたダイナミック
ＲＡＭを有し、該アレイ中に、複数のデータを格納する
データ領域と該各データに対応してそれぞれ生成された
エラーチェック用のチェックビットを格納するチェック
ビット領域とを持つ記憶装置に設けられ、前記アレイか
ら前記対応するチェックビットと共に読出された前記デ
ータに対し、該チェックビットを参照して該データの誤
りを検出し、該誤りが訂正可能な場合には該データを訂
正する誤り訂正回路において、次のような書込み情報生
成手段、チェックビット生成手段、履歴領域、誤り検出
訂正手段及び選択手段を設けている。
【０００９】前記書込み情報生成手段は、前記データ領
域に前記データを書込む際に、前記アレイに対するパー
シャルライトによって行ったか否かを示す書込み情報を
生成する手段である。チェックビット生成手段は、前記
データ領域に前記データを書込む際に、前記アレイに対
するパーシャルライトによって行う場合は前記チェック
ビットを生成せず、該パーシャルライト以外によって行
うときには該チェックビットを生成して前記チェックビ
ット領域に与える手段である。
域に前記データを書込む際に、前記アレイに対するパー
シャルライトによって行ったか否かを示す書込み情報を
生成する手段である。チェックビット生成手段は、前記
データ領域に前記データを書込む際に、前記アレイに対
するパーシャルライトによって行う場合は前記チェック
ビットを生成せず、該パーシャルライト以外によって行
うときには該チェックビットを生成して前記チェックビ
ット領域に与える手段である。
【００１０】履歴領域は、前記記憶装置の前記アレイ中
に、前記データ領域及び前記チェックビット領域とは独
立して設定され、前記格納されたデータごとの前記書込
み情報を格納するものである。誤り検出訂正手段は、前
記記憶装置から前記対応するチェックビット及び前記書
込み情報と共に読出された前記データに対して該書込み
情報に基いた判定を行い、該データが前記パーシャルラ
イトによって書込まれたと判定した場合には該データを
そのまま出力し、該パーシャルライト以外で書込まれた
と判定した場合には、該チェックビットを参照して適宜
前記誤りの検出及び訂正を行うものである。選択手段
は、外部から与えられた新たなデータを前記ダイナミッ
クＲＡＭに書込む場合に、該新たなデータを前記データ
領域に与え、該ダイナミックＲＡＭに対するリフレッシ
ュを行うときには前記誤り検出訂正手段から出力された
データを該データ領域に与える手段である。
に、前記データ領域及び前記チェックビット領域とは独
立して設定され、前記格納されたデータごとの前記書込
み情報を格納するものである。誤り検出訂正手段は、前
記記憶装置から前記対応するチェックビット及び前記書
込み情報と共に読出された前記データに対して該書込み
情報に基いた判定を行い、該データが前記パーシャルラ
イトによって書込まれたと判定した場合には該データを
そのまま出力し、該パーシャルライト以外で書込まれた
と判定した場合には、該チェックビットを参照して適宜
前記誤りの検出及び訂正を行うものである。選択手段
は、外部から与えられた新たなデータを前記ダイナミッ
クＲＡＭに書込む場合に、該新たなデータを前記データ
領域に与え、該ダイナミックＲＡＭに対するリフレッシ
ュを行うときには前記誤り検出訂正手段から出力された
データを該データ領域に与える手段である。
【００１１】本発明によれば、以上のように誤り訂正回
路を構成したので、パーシャルライトでは、データをデ
ータ領域に書込むが、チェックビットの生成が行われ
ず、そのパーシャルライトの書込み情報が履歴領域に書
込まれる。パーシャルライトでデータ領域に書込まれた
データは、誤り検出訂正手段で訂正されずに出力され、
ダイナミックＲＡＭのリフレッシュを行うときに、選択
手段により、再びデータ領域に書込まれる。このときに
は、チェックビットが生成されて、データがデータ領域
に再び書込まれるのと同時に、チェックビット領域に書
込まれる。従って、前記課題を解決できるのである。
路を構成したので、パーシャルライトでは、データをデ
ータ領域に書込むが、チェックビットの生成が行われ
ず、そのパーシャルライトの書込み情報が履歴領域に書
込まれる。パーシャルライトでデータ領域に書込まれた
データは、誤り検出訂正手段で訂正されずに出力され、
ダイナミックＲＡＭのリフレッシュを行うときに、選択
手段により、再びデータ領域に書込まれる。このときに
は、チェックビットが生成されて、データがデータ領域
に再び書込まれるのと同時に、チェックビット領域に書
込まれる。従って、前記課題を解決できるのである。
【００１２】
【発明の実施の形態】図１は、本発明の実施形態を示す
誤り訂正回路の構成図である。この誤り訂正回路３０
は、中央処理装置４０と主記憶装置５０とを有する例え
ば電子計算機に設けられたものであり、その主記憶装置
５０に組み込まれている。中央処理装置４０と主記憶装
置５０との間は、複数バイトからなるバスＢで接続され
ている。主記憶装置５０は、ダイナミックＲＡＭで構成
され、記憶素子がアレイ化された記憶アレイ部５１を備
えている。記憶アレイ部５１には、それぞれバスＢと同
じビット長の複数バイトのデータＭＤを格納するデータ
領域（ＭＤ領域）５１ａと、各データＭＤのエラーチェ
ックを行うための複数のチェックビットＭＣを格納する
チェックビット領域（ＭＣ領域）５１ｂとが、従来と同
様に設定され、さらに、従来には設定されていなかっ
た、書込み情報であるパーシャルライトの履歴ビットＳ
ＰＷを格納する履歴ビット領域（ＰＷ領域）５１ｃが設
定されている。
誤り訂正回路の構成図である。この誤り訂正回路３０
は、中央処理装置４０と主記憶装置５０とを有する例え
ば電子計算機に設けられたものであり、その主記憶装置
５０に組み込まれている。中央処理装置４０と主記憶装
置５０との間は、複数バイトからなるバスＢで接続され
ている。主記憶装置５０は、ダイナミックＲＡＭで構成
され、記憶素子がアレイ化された記憶アレイ部５１を備
えている。記憶アレイ部５１には、それぞれバスＢと同
じビット長の複数バイトのデータＭＤを格納するデータ
領域（ＭＤ領域）５１ａと、各データＭＤのエラーチェ
ックを行うための複数のチェックビットＭＣを格納する
チェックビット領域（ＭＣ領域）５１ｂとが、従来と同
様に設定され、さらに、従来には設定されていなかっ
た、書込み情報であるパーシャルライトの履歴ビットＳ
ＰＷを格納する履歴ビット領域（ＰＷ領域）５１ｃが設
定されている。
【００１３】誤り訂正回路３０は、記憶アレイ５１のチ
ェックビット領域５１ｂと履歴ビット領域５１ｃとを含
む構成になっており、書込み情報生成手段である２入力
ＡＮＤゲート３１と、チェックビット生成手段であるチ
ェックビット生成回路３２とを有している。ＡＮＤゲー
ト３１の出力側が履歴ビット領域５１ｃに接続され、チ
ェックビット生成回路３２の出力側が、チェックビット
領域５１ｂに接続されている。記憶アレイ部５１の出力
側には、シンドローム生成回路３３及び誤り検出訂正手
段である誤り検出訂正回路３４が設けられている。記憶
アレイ部５１のデータ領域５１ａ、チェックビット領域
５１ｂ及び履歴ビット領域５１ｃの出力側は、シンドロ
ーム生成回路３３の入力側に接続され、該データ領域５
１ａ及び履歴ビット領域５１ｃの出力側とこのシンドロ
ーム生成回路３３の出力側とが、誤り検出訂正手段であ
る誤り検出訂正回路３４の入力側に接続されている。
ェックビット領域５１ｂと履歴ビット領域５１ｃとを含
む構成になっており、書込み情報生成手段である２入力
ＡＮＤゲート３１と、チェックビット生成手段であるチ
ェックビット生成回路３２とを有している。ＡＮＤゲー
ト３１の出力側が履歴ビット領域５１ｃに接続され、チ
ェックビット生成回路３２の出力側が、チェックビット
領域５１ｂに接続されている。記憶アレイ部５１の出力
側には、シンドローム生成回路３３及び誤り検出訂正手
段である誤り検出訂正回路３４が設けられている。記憶
アレイ部５１のデータ領域５１ａ、チェックビット領域
５１ｂ及び履歴ビット領域５１ｃの出力側は、シンドロ
ーム生成回路３３の入力側に接続され、該データ領域５
１ａ及び履歴ビット領域５１ｃの出力側とこのシンドロ
ーム生成回路３３の出力側とが、誤り検出訂正手段であ
る誤り検出訂正回路３４の入力側に接続されている。
【００１４】誤り検出訂正回路３４の出力側は、バスＢ
に接続されると共に、選択手段である２入力セレクタ３
５の一方の入力ポートに接続されている。セレクタ３５
の他方の入力ポートは、バスＢに接続されている。セレ
クタ３５の選択信号ポートには、パトロールチェック回
路３６の出力端子が接続され、該パトロールチェック回
路３６から、パトロールチェック信号PCHKが入力される
ようになっている。セレクタ３５の出力側が、記憶アレ
イ部５１中のデータ領域５１ａに接続されている。パト
ロールチェック回路３６の出力するパトロールチェック
信号PCHKは、ＡＮＤゲート３１の他方の入力端子に、反
転されて入力されるようになっている。ＡＮＤゲート３
１の出力側は、履歴ビット領域５１ｃばかりでなく、チ
ェックビット生成回路３２の入力側にも接続されてい
る。
に接続されると共に、選択手段である２入力セレクタ３
５の一方の入力ポートに接続されている。セレクタ３５
の他方の入力ポートは、バスＢに接続されている。セレ
クタ３５の選択信号ポートには、パトロールチェック回
路３６の出力端子が接続され、該パトロールチェック回
路３６から、パトロールチェック信号PCHKが入力される
ようになっている。セレクタ３５の出力側が、記憶アレ
イ部５１中のデータ領域５１ａに接続されている。パト
ロールチェック回路３６の出力するパトロールチェック
信号PCHKは、ＡＮＤゲート３１の他方の入力端子に、反
転されて入力されるようになっている。ＡＮＤゲート３
１の出力側は、履歴ビット領域５１ｃばかりでなく、チ
ェックビット生成回路３２の入力側にも接続されてい
る。
【００１５】次に、図１の主記憶装置５０に組み込まれ
た誤り訂正回路３０の動作を、（１）パーシャルライト
動作と、（２）フルライト（全バイト位置に書込む）動
作と、（３）リード及び誤り検出訂正動作と、（４）パ
トロールチェック動作とに分けて説明する。
た誤り訂正回路３０の動作を、（１）パーシャルライト
動作と、（２）フルライト（全バイト位置に書込む）動
作と、（３）リード及び誤り検出訂正動作と、（４）パ
トロールチェック動作とに分けて説明する。
【００１６】（１）パーシャルライト動作 パーシャルライトを行うとき、パトロールチェック回路
３６は“０”のパトロールチェック信号PCHKを出力し、
主記憶装置５０には、中央処理装置４０からバスＢを介
して、データ領域５１ａに書込むデータＭＤと“１”の
パーシャルライト指示信号ＰＷとがアドレスＡＤと共に
与えられる。セレクタ３５は、“１”のパトロールチェ
ック信号PCHKが与えられていないので、バスＢから与え
られたデータＭＤを選択してデータ領域５１ａに与え
る。アドレスＡＤで指定される書込みバイト位置にの
み、バスＢから与えられたデータＭＤが与えられる。こ
れと同時に、ＡＮＤゲート３１を介して“１”の信号が
履歴ビット領域５１ｃに与えられ、この“１”がデータ
ＭＤに対応した履歴ビットＳＰＷとして書込まれる。こ
の様に、このパーシャルライト動作では、データ領域５
１ａの書込みバイト位置に対する書込みは行われるが、
チェックビット領域５１ｂに対する書込みは、行われな
い。即ち、従来のようなリード・モディファイ・ライト
動作は行われない。
３６は“０”のパトロールチェック信号PCHKを出力し、
主記憶装置５０には、中央処理装置４０からバスＢを介
して、データ領域５１ａに書込むデータＭＤと“１”の
パーシャルライト指示信号ＰＷとがアドレスＡＤと共に
与えられる。セレクタ３５は、“１”のパトロールチェ
ック信号PCHKが与えられていないので、バスＢから与え
られたデータＭＤを選択してデータ領域５１ａに与え
る。アドレスＡＤで指定される書込みバイト位置にの
み、バスＢから与えられたデータＭＤが与えられる。こ
れと同時に、ＡＮＤゲート３１を介して“１”の信号が
履歴ビット領域５１ｃに与えられ、この“１”がデータ
ＭＤに対応した履歴ビットＳＰＷとして書込まれる。こ
の様に、このパーシャルライト動作では、データ領域５
１ａの書込みバイト位置に対する書込みは行われるが、
チェックビット領域５１ｂに対する書込みは、行われな
い。即ち、従来のようなリード・モディファイ・ライト
動作は行われない。
【００１７】（２）フルライト動作 中央処理装置４０から与えられたデータＭＤを全バイト
に書込むフルライトでは、パトロールチェック回路３６
は“０”のパトロールチェック信号PCHKを出力し、主記
憶装置５０には中央処理装置４０からバスＢを介して、
データ領域５１ａに書込むデータＭＤと“０”のパーシ
ャルライト指示信号ＰＷとが与えられる。セレクタ３５
は、パトロールチェック信号PCHKが与えられていないの
で、バスＢから与えられたデータＭＤを選択してデータ
領域５１ａに与える。このとき、ＡＮＤゲート３１は
“０”を出力している。そのため、履歴ビット領域５１
ｃには、“０”が履歴ビットＳＰＷとして書込まれる。
また、ＡＮＤゲート３１の出力する“０”及びセレクタ
３５の出力するデータＭＤが、チェックビット生成回路
３２に入力される。チェックビット生成回路３２は、デ
ータＭＤと履歴ビットＳＰＷに相当する“０”とを符号
化したチェックビットＭＣを生成し、チェックビット領
域５１ｂに与える。その結果、チェックビット領域５１
ｂには、チェックビットＭＣが書込まれる。
に書込むフルライトでは、パトロールチェック回路３６
は“０”のパトロールチェック信号PCHKを出力し、主記
憶装置５０には中央処理装置４０からバスＢを介して、
データ領域５１ａに書込むデータＭＤと“０”のパーシ
ャルライト指示信号ＰＷとが与えられる。セレクタ３５
は、パトロールチェック信号PCHKが与えられていないの
で、バスＢから与えられたデータＭＤを選択してデータ
領域５１ａに与える。このとき、ＡＮＤゲート３１は
“０”を出力している。そのため、履歴ビット領域５１
ｃには、“０”が履歴ビットＳＰＷとして書込まれる。
また、ＡＮＤゲート３１の出力する“０”及びセレクタ
３５の出力するデータＭＤが、チェックビット生成回路
３２に入力される。チェックビット生成回路３２は、デ
ータＭＤと履歴ビットＳＰＷに相当する“０”とを符号
化したチェックビットＭＣを生成し、チェックビット領
域５１ｂに与える。その結果、チェックビット領域５１
ｂには、チェックビットＭＣが書込まれる。
【００１８】（３）リード及び誤り検出訂正動作 記憶アレイ部５１に書込まれたデータＭＤを読出す場
合、該データＭＤに対応して書込まれたチェックビット
ＭＣ及び履歴ビットＳＰＷも同時に読出す。データＭ
Ｄ、チェックビットＭＣ及び履歴ビットＳＰＷは、シン
ドローム生成回路３３に入力され、データＭＤと履歴ビ
ットＳＰＷとは、誤り検出訂正回路３４に入力される。
シンドローム生成回路３３は復号化を行い、シンドロー
ムＳ３３を生成する。誤り検出訂正回路３４は、シンド
ロームＳ３３とデータＭＤとの比較を行って、該データ
ＭＤの誤りを検出する。ここで、データＭＤに１ビット
誤りがあれば、誤り検出訂正回路３４はその誤りを訂正
し、２ビットの誤りがあれば、誤り検出のみを行ってバ
スＢに出力する。また、履歴ビットＳＰＷが“１”の場
合には、そのデータＭＤがパーシャルライトで書込まれ
たことを示しているので、該データＭＤに対応するチェ
ックビットＭＣの値は正しくない。履歴ビットＳＰＷ
は、誤り検出訂正回路３４でマスク信号として用いら
れ、該履歴ビットＳＰＷが“１”の場合には、誤り検出
訂正回路３４は誤り検出訂正動作は行わず、与えられた
データＭＤの内容をそのままバスＢに出力する。
合、該データＭＤに対応して書込まれたチェックビット
ＭＣ及び履歴ビットＳＰＷも同時に読出す。データＭ
Ｄ、チェックビットＭＣ及び履歴ビットＳＰＷは、シン
ドローム生成回路３３に入力され、データＭＤと履歴ビ
ットＳＰＷとは、誤り検出訂正回路３４に入力される。
シンドローム生成回路３３は復号化を行い、シンドロー
ムＳ３３を生成する。誤り検出訂正回路３４は、シンド
ロームＳ３３とデータＭＤとの比較を行って、該データ
ＭＤの誤りを検出する。ここで、データＭＤに１ビット
誤りがあれば、誤り検出訂正回路３４はその誤りを訂正
し、２ビットの誤りがあれば、誤り検出のみを行ってバ
スＢに出力する。また、履歴ビットＳＰＷが“１”の場
合には、そのデータＭＤがパーシャルライトで書込まれ
たことを示しているので、該データＭＤに対応するチェ
ックビットＭＣの値は正しくない。履歴ビットＳＰＷ
は、誤り検出訂正回路３４でマスク信号として用いら
れ、該履歴ビットＳＰＷが“１”の場合には、誤り検出
訂正回路３４は誤り検出訂正動作は行わず、与えられた
データＭＤの内容をそのままバスＢに出力する。
【００１９】（４）パトロールチェック動作 パトロールチェック動作は、ダイナミックＲＡＭのリフ
レッシュ時に行われるものであり、まず、前記（３）の
リード及び誤り検出訂正動作を行う。そして、履歴ビッ
トＳＰＷが“０”かつ１ビット誤りを検出した場合、ま
たは履歴ビットＳＰＷが“１”の場合には、パトロール
チェック回路３６が“１”を出力しているので、セレク
タ３５は、誤り検出訂正回路３４が出力するデータＭＤ
を選択する。チェックビット生成回路３２は、セレクタ
３５の出力するデータＭＤに対応するチェックビットＭ
Ｃを生成し直す。セレクタ３５から出力されたデータＭ
Ｄと、生成し直されたチェックビットＭＣが、データ領
域５１ａ及びチェックビット領域５１ｂに格納される。
データ領域５１ａ及びチェックビット領域５１ｂに対す
る書込みと同時に、ＡＮＤゲート３１が出力する“０”
が、書込み情報ＳＰＷとして履歴ビット領域５１ｃに書
込まれる。この様に、パトロールチェック動作では、通
常の誤り検出訂正動作の他に、以前に行われたパーシャ
ルライト動作によって書替えられたデータＭＤに正しい
チェックビットＭＣを付加することを、ダイナミックＲ
ＡＭのリフレッシュ動作時に行う。
レッシュ時に行われるものであり、まず、前記（３）の
リード及び誤り検出訂正動作を行う。そして、履歴ビッ
トＳＰＷが“０”かつ１ビット誤りを検出した場合、ま
たは履歴ビットＳＰＷが“１”の場合には、パトロール
チェック回路３６が“１”を出力しているので、セレク
タ３５は、誤り検出訂正回路３４が出力するデータＭＤ
を選択する。チェックビット生成回路３２は、セレクタ
３５の出力するデータＭＤに対応するチェックビットＭ
Ｃを生成し直す。セレクタ３５から出力されたデータＭ
Ｄと、生成し直されたチェックビットＭＣが、データ領
域５１ａ及びチェックビット領域５１ｂに格納される。
データ領域５１ａ及びチェックビット領域５１ｂに対す
る書込みと同時に、ＡＮＤゲート３１が出力する“０”
が、書込み情報ＳＰＷとして履歴ビット領域５１ｃに書
込まれる。この様に、パトロールチェック動作では、通
常の誤り検出訂正動作の他に、以前に行われたパーシャ
ルライト動作によって書替えられたデータＭＤに正しい
チェックビットＭＣを付加することを、ダイナミックＲ
ＡＭのリフレッシュ動作時に行う。
【００２０】以上のように、本実施形態の誤り訂正回路
では、パーシャルライト動作時に、従来の（ａ）〜
（ｄ）のようなライト・モディファイ・ライトは行わ
ず、書込みバイト位置に対するデータＭＤの書込みのみ
を実施し、パトロールチェック動作が行われるダイナミ
ックＲＡＭのリフレッシュ時に、新たに設けられた履歴
ビット領域５１ｃに格納された履歴ビットＳＰＷを参照
し、パーシャルライト動作時に書込まれたデータＭＤに
対する正しいチェックビットＭＣを生成して格納する。
そのため、パーシャルライト時のメモリサイクルタイム
の増加が抑制され、主記憶装置５０を高速化できる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。例えば、パーシャルライト指示信号ＰＷ及
びパトロールチェック信号PCHKは、正論理の信号で構成
したが、ＡＮＤゲート３１を変更することで、負論理で
構成することが可能である。
では、パーシャルライト動作時に、従来の（ａ）〜
（ｄ）のようなライト・モディファイ・ライトは行わ
ず、書込みバイト位置に対するデータＭＤの書込みのみ
を実施し、パトロールチェック動作が行われるダイナミ
ックＲＡＭのリフレッシュ時に、新たに設けられた履歴
ビット領域５１ｃに格納された履歴ビットＳＰＷを参照
し、パーシャルライト動作時に書込まれたデータＭＤに
対する正しいチェックビットＭＣを生成して格納する。
そのため、パーシャルライト時のメモリサイクルタイム
の増加が抑制され、主記憶装置５０を高速化できる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。例えば、パーシャルライト指示信号ＰＷ及
びパトロールチェック信号PCHKは、正論理の信号で構成
したが、ＡＮＤゲート３１を変更することで、負論理で
構成することが可能である。
【００２１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、誤り訂正回路に、書込み情報生成手段、チェック
ビット生成手段、履歴領域、誤り検出訂正手段及び選択
手段を設け、パーシャルライト動作時に、書込みバイト
位置に対するデータの書込みのみを実施し、パトロール
チェック動作が行われるダイナミックＲＡＭのリフレッ
シュ時に、履歴領域に格納された書込み情報を参照し、
パーシャルライト動作時に書込まれたデータに対する正
しいチェックビットを生成して格納するようにしたの
で、従来のようなライト・モディファイ・ライトは行わ
ない。そのため、パーシャルライト時のメモリサイクル
タイムの増加が抑制され、メモリ装置を高速化できる。
れば、誤り訂正回路に、書込み情報生成手段、チェック
ビット生成手段、履歴領域、誤り検出訂正手段及び選択
手段を設け、パーシャルライト動作時に、書込みバイト
位置に対するデータの書込みのみを実施し、パトロール
チェック動作が行われるダイナミックＲＡＭのリフレッ
シュ時に、履歴領域に格納された書込み情報を参照し、
パーシャルライト動作時に書込まれたデータに対する正
しいチェックビットを生成して格納するようにしたの
で、従来のようなライト・モディファイ・ライトは行わ
ない。そのため、パーシャルライト時のメモリサイクル
タイムの増加が抑制され、メモリ装置を高速化できる。
【図１】本発明の実施形態を示す誤り訂正回路の構成図
である。
である。
【図２】従来の誤り訂正回路を示す構成図である。
３０ 誤り訂正回路 ３１ ＡＮＤゲート ３２ チェックビット生成回路 ３４ 誤り検出訂正回路 ３５ セレクタ ３６ パトロールチェック回路 ５１ 記憶アレイ部 ５１ａ データ領域 ５１ｂ チェックビット領域 ５１ｃ 履歴ビット領域
Claims (1)
- 【請求項１】 記憶素子がアレイ化されたダイナミック
ランダムアクセスメモリを有し、該アレイ中に、複数の
データを格納するデータ領域と該各データに対応してそ
れぞれ生成されたエラーチェック用のチェックビットを
格納するチェックビット領域とを持つ記憶装置に設けら
れ、 前記アレイから前記対応するチェックビットと共に読出
された前記データに対し、該チェックビットを参照して
該データの誤りを検出し、該誤りが訂正可能な場合には
該データを訂正する誤り訂正回路において、 前記データ領域に前記データを書込む際に、前記アレイ
に対する部分的な書込みによって行ったか否かを示す書
込み情報を生成する書込み情報生成手段と、 前記データ領域に前記データを書込む際に、前記アレイ
に対する前記部分的な書込みによって行う場合は前記チ
ェックビットを生成せず、該部分的な書込み以外によっ
て行うときには該チェックビットを生成して前記チェッ
クビット領域に与えるチェックビット生成手段と、 前記記憶装置の前記アレイ中に、前記データ領域及び前
記チェックビット領域とは独立して設定され、前記格納
されたデータごとの前記書込み情報を格納する履歴領域
と、 前記記憶装置から前記対応するチェックビット及び前記
書込み情報と共に読出された前記データに対して該書込
み情報に基いた判定を行い、該データが前記部分的な書
込みによって書込まれたと判定した場合には該データを
そのまま出力し、該部分的な書込み以外で書込まれたと
判定した場合には、該チェックビットを参照して適宜前
記誤りの検出及び訂正を行う誤り検出訂正手段と、 外部から与えられた新たなデータを前記ダイナミックラ
ンダムアクセスメモリに書込む場合に、該新たなデータ
を前記データ領域に与え、該ダイナミックランダムアク
セスメモリに対するリフレッシュを行うときには前記誤
り検出訂正手段から出力されたデータを該データ領域に
与える選択手段とを、 備えたことを特徴とする誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101491A JPH11296441A (ja) | 1998-04-13 | 1998-04-13 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101491A JPH11296441A (ja) | 1998-04-13 | 1998-04-13 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11296441A true JPH11296441A (ja) | 1999-10-29 |
Family
ID=14302157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101491A Withdrawn JPH11296441A (ja) | 1998-04-13 | 1998-04-13 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11296441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657920B2 (en) | 2001-09-20 | 2003-12-02 | Hynix Semiconductor Inc. | Circuit for generating internal address in semiconductor memory device |
-
1998
- 1998-04-13 JP JP10101491A patent/JPH11296441A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657920B2 (en) | 2001-09-20 | 2003-12-02 | Hynix Semiconductor Inc. | Circuit for generating internal address in semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |