JPH06139153A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH06139153A JPH06139153A JP4288058A JP28805892A JPH06139153A JP H06139153 A JPH06139153 A JP H06139153A JP 4288058 A JP4288058 A JP 4288058A JP 28805892 A JP28805892 A JP 28805892A JP H06139153 A JPH06139153 A JP H06139153A
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- JP
- Japan
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- memory
- ecc
- bit error
- address
- data
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】ＥＣＣ付きメモリ回路において、全メモリセル
に対し周期的にパトロール読み出しを行い、１ビットエ
ラーが発生していれば訂正データを再書き込みすること
により、メモリの信頼性を向上させる。 【構成】ＥＣＣ付きメモリ回路において、メモリリフレ
ッシュ制御回路７からのリフレッシュ周期信号ｃにより
カウントアップされるロウアドレス生成カウンタ４及び
カラムアドレス生成カウンタ５を備え、パトロール読み
出し制御回路８の制御により、生成したアドレスにより
メモリリフレッシュと同じ周期で順次メモリ１０からデ
ータのパトロール読み出しを行い、ＥＣＣ制御回路９が
１ビットエラーを検出すると、次のメモリアクセスに制
御が移る前に訂正したデータを読み出したアドレスに再
書き込みする。この動作を繰り返すことにより、ＣＰＵ
からの読み出しの有無にかかわらず全メモリセルの１ビ
ットエラーが訂正される。
に対し周期的にパトロール読み出しを行い、１ビットエ
ラーが発生していれば訂正データを再書き込みすること
により、メモリの信頼性を向上させる。 【構成】ＥＣＣ付きメモリ回路において、メモリリフレ
ッシュ制御回路７からのリフレッシュ周期信号ｃにより
カウントアップされるロウアドレス生成カウンタ４及び
カラムアドレス生成カウンタ５を備え、パトロール読み
出し制御回路８の制御により、生成したアドレスにより
メモリリフレッシュと同じ周期で順次メモリ１０からデ
ータのパトロール読み出しを行い、ＥＣＣ制御回路９が
１ビットエラーを検出すると、次のメモリアクセスに制
御が移る前に訂正したデータを読み出したアドレスに再
書き込みする。この動作を繰り返すことにより、ＣＰＵ
からの読み出しの有無にかかわらず全メモリセルの１ビ
ットエラーが訂正される。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御システムに関
し、特にＥＣＣ付きメモリ回路の全メモリセルに対して
周期的に読み出しを行い、ＥＣＣによってエラーが検出
されたアドレスに再書き込みを行うようにしたメモリ制
御システムに関する。
し、特にＥＣＣ付きメモリ回路の全メモリセルに対して
周期的に読み出しを行い、ＥＣＣによってエラーが検出
されたアドレスに再書き込みを行うようにしたメモリ制
御システムに関する。
【０００２】
【従来の技術】従来、ＥＣＣ（Error Checking and Cor
rection ）機能、すなわち１ビットエラーの検出および
訂正機能と２ビットエラーの検出機能とを有するＥＣＣ
付きメモリ回路においては、ソフトエラーによって１ビ
ットエラーが発生した場合に、ＣＰＵにより読み出され
るアドレスの１ビットエラーは訂正されて読み出され、
その訂正後のデータをＣＰＵが同じアドレスに再書き込
みを行っている。
rection ）機能、すなわち１ビットエラーの検出および
訂正機能と２ビットエラーの検出機能とを有するＥＣＣ
付きメモリ回路においては、ソフトエラーによって１ビ
ットエラーが発生した場合に、ＣＰＵにより読み出され
るアドレスの１ビットエラーは訂正されて読み出され、
その訂正後のデータをＣＰＵが同じアドレスに再書き込
みを行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の方式で
は、ＣＰＵの読み出し時に１ビットエラーを検出した時
に、そのアドレスだけに訂正されたデータの再書き込み
を行うだけであるため、他のアドレスにソフトエラーに
よる１ビットエラーが発生していても、そのアドレスを
読み出さない限り、その１ビットエラーは検出できない
という欠点があった。又、再書き込みも行われないため
に、アクセス頻度の低いアドレスにおいては、１ビット
エラーが発生しているにもかかわらず訂正されないまま
経過し、遂には２ビットエラーとなった後に読み出さ
れ、訂正不能になるという欠点があった。
は、ＣＰＵの読み出し時に１ビットエラーを検出した時
に、そのアドレスだけに訂正されたデータの再書き込み
を行うだけであるため、他のアドレスにソフトエラーに
よる１ビットエラーが発生していても、そのアドレスを
読み出さない限り、その１ビットエラーは検出できない
という欠点があった。又、再書き込みも行われないため
に、アクセス頻度の低いアドレスにおいては、１ビット
エラーが発生しているにもかかわらず訂正されないまま
経過し、遂には２ビットエラーとなった後に読み出さ
れ、訂正不能になるという欠点があった。
【０００４】本発明の目的は、１ビットエラーが発生し
ていれば訂正されたデータを再書き込みすることによ
り、訂正不能の２ビットエラーの発生を防止してメモリ
の信頼性を向上させたメモリ制御システムを提供するこ
とにある。
ていれば訂正されたデータを再書き込みすることによ
り、訂正不能の２ビットエラーの発生を防止してメモリ
の信頼性を向上させたメモリ制御システムを提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明のメモリ制御シス
テムは、メモリから読み出されたデータの１ビットエラ
ーを検出して訂正する機能を持つＥＣＣ制御回路を備え
たＥＣＣ付きメモリ回路のメモリ制御システムにおい
て、リフレッシュ周期信号によりカウントアップされる
カウンタから成るアドレス生成回路を備え、メモリリフ
レッシュ動作に続き前記アドレス生成回路により生成さ
れたアドレスからデータを読み出し、前記ＥＣＣ制御回
路が１ビットエラーを検出したときは次のメモリアクセ
スに制御が移る前に訂正されたデータを同じアドレスに
再書き込みする動作を、全メモリセルに対して順次繰り
返し行うことを特徴としている。
テムは、メモリから読み出されたデータの１ビットエラ
ーを検出して訂正する機能を持つＥＣＣ制御回路を備え
たＥＣＣ付きメモリ回路のメモリ制御システムにおい
て、リフレッシュ周期信号によりカウントアップされる
カウンタから成るアドレス生成回路を備え、メモリリフ
レッシュ動作に続き前記アドレス生成回路により生成さ
れたアドレスからデータを読み出し、前記ＥＣＣ制御回
路が１ビットエラーを検出したときは次のメモリアクセ
スに制御が移る前に訂正されたデータを同じアドレスに
再書き込みする動作を、全メモリセルに対して順次繰り
返し行うことを特徴としている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【０００８】図１において、１はアドレスバス、２はデ
ータバスである。３はメモリアクセス制御回路であり、
メモリアクセスの内容に応じて、ＥＣＣ制御信号ｅをＥ
ＣＣ制御回路９に、メモリ制御信号ｆをメモリ１０に、
切替信号ｇをアドレスセレクタ６にそれぞれ供給する。
ータバスである。３はメモリアクセス制御回路であり、
メモリアクセスの内容に応じて、ＥＣＣ制御信号ｅをＥ
ＣＣ制御回路９に、メモリ制御信号ｆをメモリ１０に、
切替信号ｇをアドレスセレクタ６にそれぞれ供給する。
【０００９】４はロウアドレス生成カウンタであり、メ
モリリフレッシュ時のロウアドレス及びパトロール読み
出し／再書き込み時のロウアドレスを生成し、生成した
ロウアドレスをアドレスセレクタ６に出力する。
モリリフレッシュ時のロウアドレス及びパトロール読み
出し／再書き込み時のロウアドレスを生成し、生成した
ロウアドレスをアドレスセレクタ６に出力する。
【００１０】５はカラムアドレス生成カウンタであり、
パトロール読み出し／再書き込み時のカラムアドレスを
生成し、生成したカラムアドレスをアドレスセレクタ６
に出力する。
パトロール読み出し／再書き込み時のカラムアドレスを
生成し、生成したカラムアドレスをアドレスセレクタ６
に出力する。
【００１１】６はアドレスセレクタであり、ロウアドレ
ス生成カウンタ４，カラムアドレス生成カウンタ５から
供給されるアドレスと、アドレスバス１から供給される
アドレスとを選択してメモリ１０にメモリ入力アドレス
を供給する。
ス生成カウンタ４，カラムアドレス生成カウンタ５から
供給されるアドレスと、アドレスバス１から供給される
アドレスとを選択してメモリ１０にメモリ入力アドレス
を供給する。
【００１２】７はメモリリフレッシュ制御回路であり、
リフレッシュ周期信号ｃをロウアドレス生成カウンタ４
及びパトロール読み出し制御回路８に、リフレッシュ信
号ｈをメモリアクセス制御回路３に供給する。
リフレッシュ周期信号ｃをロウアドレス生成カウンタ４
及びパトロール読み出し制御回路８に、リフレッシュ信
号ｈをメモリアクセス制御回路３に供給する。
【００１３】８はパトロール読み出し制御回路であり、
パトロール読み出し許可信号ｂが有効になった時点か
ら、メモリリフレッシュと同じ周期でパトロール読み出
しを行い、１ビットエラー検出信号ａが有効になると、
再書き込みを行うような制御を行う。
パトロール読み出し許可信号ｂが有効になった時点か
ら、メモリリフレッシュと同じ周期でパトロール読み出
しを行い、１ビットエラー検出信号ａが有効になると、
再書き込みを行うような制御を行う。
【００１４】９はＥＣＣ制御回路であり、ＥＣＣ制御信
号ｅに従い、ＣＰＵからの読み出し時にはメモリ１０か
ら読み出したデータの１ビットエラーを訂正してデータ
バス２に出力し、パトロール読み出し時にはエラーを検
出するとビットエラー検出信号ａを出力し、訂正したデ
ータをデータバス２に出力することなくメモリ１０に送
出する。
号ｅに従い、ＣＰＵからの読み出し時にはメモリ１０か
ら読み出したデータの１ビットエラーを訂正してデータ
バス２に出力し、パトロール読み出し時にはエラーを検
出するとビットエラー検出信号ａを出力し、訂正したデ
ータをデータバス２に出力することなくメモリ１０に送
出する。
【００１５】次に本実施例のパトロール読み出し／再書
き込み動作について説明する。
き込み動作について説明する。
【００１６】電源投入時にはメモリ１０は初期化されて
いないため、メモリ１０を読み出すと１ビットエラー，
２ビットエラーが頻発するのは明らかである。従って、
パトロール読み出し許可信号ｂは無効化され、リフレッ
シュ周期信号ｃが有効になってもパトロール読み出しは
行われず、メモリリフレッシュ動作のみが行われる。メ
モリリフレッシュ動作は、ロウアドレス生成カウンタ４
の出力がロウアドレスとなり、ロウアドレスの示すメモ
リセルがリフレッシュされる。この場合、周知のＲＡＳ
オンリリフレッシュが行われる。
いないため、メモリ１０を読み出すと１ビットエラー，
２ビットエラーが頻発するのは明らかである。従って、
パトロール読み出し許可信号ｂは無効化され、リフレッ
シュ周期信号ｃが有効になってもパトロール読み出しは
行われず、メモリリフレッシュ動作のみが行われる。メ
モリリフレッシュ動作は、ロウアドレス生成カウンタ４
の出力がロウアドレスとなり、ロウアドレスの示すメモ
リセルがリフレッシュされる。この場合、周知のＲＡＳ
オンリリフレッシュが行われる。
【００１７】メモリ１０が初期化されると、パトロール
読み出し許可信号ｂは有効となる。そしてリフレッシュ
周期信号ｃが有効になるとメモリリフレッシュ動作の
後、パトロール読み出し動作が行われる。
読み出し許可信号ｂは有効となる。そしてリフレッシュ
周期信号ｃが有効になるとメモリリフレッシュ動作の
後、パトロール読み出し動作が行われる。
【００１８】パトロール読み出し動作は、ロウアドレス
生成カウンタ４の出力をロウアドレス、カラムアドレス
生成カウンタ５の出力をカラムアドレスとしてメモリ１
０からデータを読み出し、ＥＣＣ制御回路９で読み出さ
れたデータをチェックする。ここで１ビットエラーが検
出されなければ、次のメモリアクセスに制御が渡り、Ｃ
ＰＵからのアクセス制御信号ｊによりアクセスセレクタ
６が切り替えられ、アドレスバス１からのアドレスによ
りメモリ１０へアクセスが行われる。しかし、１ビット
エラーが検出されれば、ＥＣＣ制御回路９はメモリ１０
から出力されたデータを訂正し、それと同時に１ビット
エラー検出信号ａをパトロール読み出し制御回路８に出
力する。
生成カウンタ４の出力をロウアドレス、カラムアドレス
生成カウンタ５の出力をカラムアドレスとしてメモリ１
０からデータを読み出し、ＥＣＣ制御回路９で読み出さ
れたデータをチェックする。ここで１ビットエラーが検
出されなければ、次のメモリアクセスに制御が渡り、Ｃ
ＰＵからのアクセス制御信号ｊによりアクセスセレクタ
６が切り替えられ、アドレスバス１からのアドレスによ
りメモリ１０へアクセスが行われる。しかし、１ビット
エラーが検出されれば、ＥＣＣ制御回路９はメモリ１０
から出力されたデータを訂正し、それと同時に１ビット
エラー検出信号ａをパトロール読み出し制御回路８に出
力する。
【００１９】１ビットエラー検出信号ａが有効になる
と、パトロール読み出し制御回路８はパトロール読み出
しが行われたアドレスと同じアドレスに、ＥＣＣ制御回
路９によって訂正されたデータを再書き込みするよう制
御信号ｄをメモリアクセス制御回路３に送出し、訂正さ
れたデータが再書き込みされる。その後、次のメモリア
クセスに制御を渡す。
と、パトロール読み出し制御回路８はパトロール読み出
しが行われたアドレスと同じアドレスに、ＥＣＣ制御回
路９によって訂正されたデータを再書き込みするよう制
御信号ｄをメモリアクセス制御回路３に送出し、訂正さ
れたデータが再書き込みされる。その後、次のメモリア
クセスに制御を渡す。
【００２０】そして、ロウアドレス生成カウンタ４がオ
ーバフローを起こしたとき、カラムアドレス生成カウン
タ５がカウントアップされ、パトロール読み出し及び再
書き込み動作のカラムアドレスが切り替わる。そして、
カラムアドレス生成カウンタ５がオーバフローを起こし
たとき、全メモリセルに対してメモリリフレッシュとパ
トロール読み出し及び再書き込みが施されたことにな
る。
ーバフローを起こしたとき、カラムアドレス生成カウン
タ５がカウントアップされ、パトロール読み出し及び再
書き込み動作のカラムアドレスが切り替わる。そして、
カラムアドレス生成カウンタ５がオーバフローを起こし
たとき、全メモリセルに対してメモリリフレッシュとパ
トロール読み出し及び再書き込みが施されたことにな
る。
【００２１】
【発明の効果】以上説明したように、本発明のメモリ制
御システムは、ＥＣＣ付きメモリ回路に、パトロール読
み出し及び再書き込みを行う機能を付加し、パトロール
読み出しによって１ビットエラーが検出されれば、読み
出しを行ったアドレスに訂正されたデータの再書き込み
を行うため、ＣＰＵが読み出したアドレス以外において
もソフトエラーによる１ビットエラーが発生していれ
ば、そのアドレスがＣＰＵによって読み出される前に訂
正される確率が高くなり、又アクセス頻度の低いアドレ
スの２ビットエラーとなる確率も低減でき、メモリの信
頼性が高くなるという効果がある。
御システムは、ＥＣＣ付きメモリ回路に、パトロール読
み出し及び再書き込みを行う機能を付加し、パトロール
読み出しによって１ビットエラーが検出されれば、読み
出しを行ったアドレスに訂正されたデータの再書き込み
を行うため、ＣＰＵが読み出したアドレス以外において
もソフトエラーによる１ビットエラーが発生していれ
ば、そのアドレスがＣＰＵによって読み出される前に訂
正される確率が高くなり、又アクセス頻度の低いアドレ
スの２ビットエラーとなる確率も低減でき、メモリの信
頼性が高くなるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ アドレスバス ２ データバス ３ メモリアクセス制御回路 ４ ロウアドレス生成カウンタ ５ カラムアドレス生成カウンタ ６ アドレスセレクタ ７ メモリリフレッシュ制御回路 ８ パトロール読み出し制御回路 ９ ＥＣＣ制御回路 １０ メモリ ａ １ビットエラー検出信号 ｂ パトロール読み出し許可信号 ｃ リフレッシュ周期信号 ｄ 制御信号 ｅ ＥＣＣ制御信号 ｆ メモリ制御信号 ｇ 切替信号 ｈ リフレッシュ信号 ｊ アクセス制御信号
Claims (1)
- 【請求項１】 メモリから読み出されたデータの１ビッ
トエラーを検出して訂正する機能を持つＥＣＣ制御回路
を備えたＥＣＣ付きメモリ回路のメモリ制御システムに
おいて、リフレッシュ周期信号によりカウントアップさ
れるカウンタから成るアドレス生成回路を備え、メモリ
リフレッシュ動作に続き前記アドレス生成回路により生
成されたアドレスからデータを読み出し、前記ＥＣＣ制
御回路が１ビットエラーを検出したときは次のメモリア
クセスに制御が移る前に訂正されたデータを同じアドレ
スに再書き込みする動作を、全メモリセルに対して順次
繰り返し行うことを特徴とするメモリ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288058A JPH06139153A (ja) | 1992-10-27 | 1992-10-27 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288058A JPH06139153A (ja) | 1992-10-27 | 1992-10-27 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139153A true JPH06139153A (ja) | 1994-05-20 |
Family
ID=17725297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288058A Withdrawn JPH06139153A (ja) | 1992-10-27 | 1992-10-27 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269780B2 (en) | 2002-10-02 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Power management for circuits with inactive state data save and restore scan chain |
| US11163640B2 (en) | 2019-08-29 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of controlling of repair of semiconductor memory devices |
-
1992
- 1992-10-27 JP JP4288058A patent/JPH06139153A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269780B2 (en) | 2002-10-02 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Power management for circuits with inactive state data save and restore scan chain |
| US11163640B2 (en) | 2019-08-29 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of controlling of repair of semiconductor memory devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |