JPH06259337A - データ保護方式 - Google Patents
データ保護方式Info
- Publication number
- JPH06259337A JPH06259337A JP5047674A JP4767493A JPH06259337A JP H06259337 A JPH06259337 A JP H06259337A JP 5047674 A JP5047674 A JP 5047674A JP 4767493 A JP4767493 A JP 4767493A JP H06259337 A JPH06259337 A JP H06259337A
- Authority
- JP
- Japan
- Prior art keywords
- data
- eeprom
- writing
- memory
- power failure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、EEPROMに書き込むべきデータ
を停電により消失するとなく、復電後に再度EEPROMに書
き込む方式を実現することにある。 【構成】プロセッサ，バッテリーバックアップ付きメモ
リを含むアクセス時間の短い（数１０ｎｓ〜数１００ｎ
ｓ）不揮発性メモリ、電気的なデータ書き込みに数ｍｓ
〜数１０ｍｓを有するEEPROM、不揮発性メモリに電源を
供給するバッテリーを含む情報処理装置システム。また
は、上記構成要素に、２ｍｓ後にＤＣ電源が規定レベル
より下がることを知らせる信号を出力する停電検出回路
を含む情報処理装置システム。
を停電により消失するとなく、復電後に再度EEPROMに書
き込む方式を実現することにある。 【構成】プロセッサ，バッテリーバックアップ付きメモ
リを含むアクセス時間の短い（数１０ｎｓ〜数１００ｎ
ｓ）不揮発性メモリ、電気的なデータ書き込みに数ｍｓ
〜数１０ｍｓを有するEEPROM、不揮発性メモリに電源を
供給するバッテリーを含む情報処理装置システム。また
は、上記構成要素に、２ｍｓ後にＤＣ電源が規定レベル
より下がることを知らせる信号を出力する停電検出回路
を含む情報処理装置システム。
Description
【０００１】
【産業上の利用分野】本発明は、EEPROMを使用し、シス
テムの構成情報やシステム稼働中における構成変更情報
の再記憶等のダイナミックな情報で、尚かつ、長期的記
憶が必要な不揮発データの書き込み方式において、停復
電による再生不可能なデータの書き込み保証が必要な情
報処理装置に関する。
テムの構成情報やシステム稼働中における構成変更情報
の再記憶等のダイナミックな情報で、尚かつ、長期的記
憶が必要な不揮発データの書き込み方式において、停復
電による再生不可能なデータの書き込み保証が必要な情
報処理装置に関する。
【０００２】
【従来の技術】従来は、電源供給が停止された後もデー
タを保持する内部記憶装置としてバッテリーバックアッ
プ付きのスタティックメモリを使用していたが、装置の
小型化のニーズによりバッテリーの容量も小型され、デ
ータ保持時間が数週間から数カ月のものが多く、数年間
のデータ保持の仕様においてバッテリーバックアップ方
式ではバッテリーが大型となり、高信頼性も要求され、
システム価格が高くなる欠点がある。
タを保持する内部記憶装置としてバッテリーバックアッ
プ付きのスタティックメモリを使用していたが、装置の
小型化のニーズによりバッテリーの容量も小型され、デ
ータ保持時間が数週間から数カ月のものが多く、数年間
のデータ保持の仕様においてバッテリーバックアップ方
式ではバッテリーが大型となり、高信頼性も要求され、
システム価格が高くなる欠点がある。
【０００３】近年、EEPROMの出現により、電源供給が停
止された後も約１０年程度のデータを保持する記憶素子
としてEEPROMを使用するようになったが、従来のメモリ
に比べて書き込み時間が大幅にかかるため、EEPROMの書
き込みサイクル中に停電になった際に書き込み動作が正
常に実行されてないという問題があった。
止された後も約１０年程度のデータを保持する記憶素子
としてEEPROMを使用するようになったが、従来のメモリ
に比べて書き込み時間が大幅にかかるため、EEPROMの書
き込みサイクル中に停電になった際に書き込み動作が正
常に実行されてないという問題があった。
【０００４】以下図面を参照してEEPROMを使用した際の
問題点について説明する。
問題点について説明する。
【０００５】図２においてクロックはプロセッサの動作
クロック、アドレスはプロセッサの出力するアドレス、
データはプロセッサの出力するデータ、セレクトＡはEE
PROMを選択する信号、ライトＡはEEPROMの書き込み信
号、停電検出信号はＤＣ電源が約２ｍｓ後に無くなるこ
とを知らせる信号である。
クロック、アドレスはプロセッサの出力するアドレス、
データはプロセッサの出力するデータ、セレクトＡはEE
PROMを選択する信号、ライトＡはEEPROMの書き込み信
号、停電検出信号はＤＣ電源が約２ｍｓ後に無くなるこ
とを知らせる信号である。
【０００６】次に図２の動作について説明する。プロセ
ッサはアドレスとデータを出力し、セレクトＡを出力し
てEEPROMを選択する。プロセッサはライトＡを出力して
EEPROMにデータを書き込む。その後、EEPROMは１０ｍｓ
間の書き込みサイクルを要する。この１０ｍｓ間に停電
が起こるとEEPROMへのデータの書き込みが完全に行われ
ない場合がある。
ッサはアドレスとデータを出力し、セレクトＡを出力し
てEEPROMを選択する。プロセッサはライトＡを出力して
EEPROMにデータを書き込む。その後、EEPROMは１０ｍｓ
間の書き込みサイクルを要する。この１０ｍｓ間に停電
が起こるとEEPROMへのデータの書き込みが完全に行われ
ない場合がある。
【０００７】
【発明が解決しようとする課題】前記従来技術では、EE
PROMが従来のメモリに比べて書き込み時間が大幅にかか
るため、EEPROMの書き込みサイクル中に停電になった際
にデータが完全に書き込めないという問題ある。
PROMが従来のメモリに比べて書き込み時間が大幅にかか
るため、EEPROMの書き込みサイクル中に停電になった際
にデータが完全に書き込めないという問題ある。
【０００８】本発明の目的は、高速なアクセスはできる
がデータ保持時間が短いバッテリーバックアップ付きの
スタティックメモリ（高速短時間データバックアップ方
式）と、データ書き込みには時間がかかるがデータ保持
時間が長いEEPROM（低速長時間データバックアップ方
式）を組み合わせることにより、EEPROMに書き込むべき
データを停電により消失することなく、復電後に再度EE
PROMに本来書き込むべきデータを書き込む方式を実現す
ることにある。
がデータ保持時間が短いバッテリーバックアップ付きの
スタティックメモリ（高速短時間データバックアップ方
式）と、データ書き込みには時間がかかるがデータ保持
時間が長いEEPROM（低速長時間データバックアップ方
式）を組み合わせることにより、EEPROMに書き込むべき
データを停電により消失することなく、復電後に再度EE
PROMに本来書き込むべきデータを書き込む方式を実現す
ることにある。
【０００９】
【課題を解決するための手段】前記の問題点を解決する
ために、本発明のデータ保護方式は、バッテリーバック
アップ付きメモリを含むアクセス時間の短い（数１０ｎ
ｓ〜数１００ｎｓ）不揮発性メモリを設け、EEPROMに書
き込むべきデータとそのアドレスを前記不揮発性メモリ
に先に書き込んだ後に、同じデータを前記EEPROMに書き
込み、復電後に前記不揮発性メモリに格納したデータと
アドレスを使用し当該EEPROMアドレスに書き込むことに
より、前記EEPROMの書き込みサイクル中に停電が発生し
データが完全にEEPROMに書き込めない場合においても、
復電時の再書き込み処理によりEEPROMのデータの書き込
み保証を実現することにある。
ために、本発明のデータ保護方式は、バッテリーバック
アップ付きメモリを含むアクセス時間の短い（数１０ｎ
ｓ〜数１００ｎｓ）不揮発性メモリを設け、EEPROMに書
き込むべきデータとそのアドレスを前記不揮発性メモリ
に先に書き込んだ後に、同じデータを前記EEPROMに書き
込み、復電後に前記不揮発性メモリに格納したデータと
アドレスを使用し当該EEPROMアドレスに書き込むことに
より、前記EEPROMの書き込みサイクル中に停電が発生し
データが完全にEEPROMに書き込めない場合においても、
復電時の再書き込み処理によりEEPROMのデータの書き込
み保証を実現することにある。
【００１０】
【作用】以下図１，図３を参照して本発明の作用につい
て説明する。
て説明する。
【００１１】図１において１０はアドレスバス、１１は
データバス、１２はEEPROMを選択する信号、１３はEEPR
OMへの書き込み制御信号、１４は不揮発性メモリを選択
する信号、１５は不揮発性メモリへの書き込み制御信
号、２０はプロセッサ、３０はバッテリーバックアップ
付きメモリを含むアクセス時間の短い（数１０ｎｓ〜数
１００ｎｓ）不揮発性メモリ、４０は書き込み時間が数
ｍｓ〜数１０ｍｓかかるEEPROM、５０は数ｍｓ後にＤＣ
電源が規定レベルより下がることを知らせる停電検出信
号５１を出力する停電検出回路、５１は停電検出信号、
６０は不揮発性メモリ３０に電源を供給するバッテリー
である。一般的に、EEPROM40の書き込み時間に対して、
停電検出回路５０の信号出力時間は１／２から１／５程
度である。EEPROM40に書き込み動作を行う際に、まず、
EEPROM40に書き込むべきデータとそのアドレスを不揮発
性メモリ３０に書き込んでおき、その後、前記EEPROM40
に同一データを書き込む処理を実行する。以上の処理を
行うことにより、復電時に前記不揮発性メモリ３０に格
納したEEPROMのアドレスとデータにより、当該EEPROMア
ドレスのデータをリードし比較することにより、同一デ
ータの場合は不揮発性メモリ３０内のデータをEEPROM40
に書き込む処理は実行せず、異なるデータの場合のみ前
記不揮発性メモリ３０に格納したデータとアドレスを使
用し当該EEPROMアドレスに書き込む処理を実行すること
により、前記EEPROM40の書き込みサイクル中に停電が発
生しデータが完全にEEPROM40に書き込めない場合におい
ても、復電時の再書き込み処理により書き込みデータを
完全に保証することを可能とする。
データバス、１２はEEPROMを選択する信号、１３はEEPR
OMへの書き込み制御信号、１４は不揮発性メモリを選択
する信号、１５は不揮発性メモリへの書き込み制御信
号、２０はプロセッサ、３０はバッテリーバックアップ
付きメモリを含むアクセス時間の短い（数１０ｎｓ〜数
１００ｎｓ）不揮発性メモリ、４０は書き込み時間が数
ｍｓ〜数１０ｍｓかかるEEPROM、５０は数ｍｓ後にＤＣ
電源が規定レベルより下がることを知らせる停電検出信
号５１を出力する停電検出回路、５１は停電検出信号、
６０は不揮発性メモリ３０に電源を供給するバッテリー
である。一般的に、EEPROM40の書き込み時間に対して、
停電検出回路５０の信号出力時間は１／２から１／５程
度である。EEPROM40に書き込み動作を行う際に、まず、
EEPROM40に書き込むべきデータとそのアドレスを不揮発
性メモリ３０に書き込んでおき、その後、前記EEPROM40
に同一データを書き込む処理を実行する。以上の処理を
行うことにより、復電時に前記不揮発性メモリ３０に格
納したEEPROMのアドレスとデータにより、当該EEPROMア
ドレスのデータをリードし比較することにより、同一デ
ータの場合は不揮発性メモリ３０内のデータをEEPROM40
に書き込む処理は実行せず、異なるデータの場合のみ前
記不揮発性メモリ３０に格納したデータとアドレスを使
用し当該EEPROMアドレスに書き込む処理を実行すること
により、前記EEPROM40の書き込みサイクル中に停電が発
生しデータが完全にEEPROM40に書き込めない場合におい
ても、復電時の再書き込み処理により書き込みデータを
完全に保証することを可能とする。
【００１２】または、EEPROM40に書き込み動作を行う際
に、まず、EEPROM40に書き込むべきデータとそのアドレ
スを不揮発性メモリ３０に書き込んでおき、その後、前
記EEPROM40に同一データを書き込む処理の最中に、停電
検出回路１０により規定時間後にＤＣ電源が規定レベル
より下がることを知らせる信号を出力された場合、プロ
セッサは上記規定時間に不揮発性メモリ３０内の停電検
出ビットをたてる処理を実行する。以上の処理を行うこ
とにより、復電後、EEPROMへの書き込みサイクル中に停
電が発生し、書き込みが正常に実行されてない可能性を
示し、停電検出ビットがたっていない場合はEEPROM40へ
の書き込みが完全に終了しているので、不揮発性メモリ
内のデータをEEPROM40に書き込む処理は実行せず、停電
検出ビットがたっている場合はEEPROM40への書き込みが
完全に終了していないものとみなし、前記不揮発性メモ
リ３０に格納したデータとアドレスを使用し当該EEPROM
アドレスに書き込む処理を実行し、その後、前記不揮発
性メモリ３０内の停電検出ビットをクリアする処理を実
行することにより、EEPROM40の書き込みサイクル中に停
電が発生しデータが完全にEEPROM40に書き込めない場合
においても、復電時の再書き込み処理により書き込みデ
ータを完全に保証することを可能とする。
に、まず、EEPROM40に書き込むべきデータとそのアドレ
スを不揮発性メモリ３０に書き込んでおき、その後、前
記EEPROM40に同一データを書き込む処理の最中に、停電
検出回路１０により規定時間後にＤＣ電源が規定レベル
より下がることを知らせる信号を出力された場合、プロ
セッサは上記規定時間に不揮発性メモリ３０内の停電検
出ビットをたてる処理を実行する。以上の処理を行うこ
とにより、復電後、EEPROMへの書き込みサイクル中に停
電が発生し、書き込みが正常に実行されてない可能性を
示し、停電検出ビットがたっていない場合はEEPROM40へ
の書き込みが完全に終了しているので、不揮発性メモリ
内のデータをEEPROM40に書き込む処理は実行せず、停電
検出ビットがたっている場合はEEPROM40への書き込みが
完全に終了していないものとみなし、前記不揮発性メモ
リ３０に格納したデータとアドレスを使用し当該EEPROM
アドレスに書き込む処理を実行し、その後、前記不揮発
性メモリ３０内の停電検出ビットをクリアする処理を実
行することにより、EEPROM40の書き込みサイクル中に停
電が発生しデータが完全にEEPROM40に書き込めない場合
においても、復電時の再書き込み処理により書き込みデ
ータを完全に保証することを可能とする。
【００１３】
実施例１ 以下図１と図３を参照して本発明の実施例１を詳細に説
明する。
明する。
【００１４】図１において１０はアドレスバス、１１は
データバス、１２はEEPROMを選択する信号、１３はEEPR
OMへの書き込み制御信号、１４はバッテリーバックアッ
プ付きメモリを選択する信号、１５はバッテリーバック
アップ付きメモリへの書き込み制御信号、２０はプロセ
ッサ、３０はアクセス時間が１００ｎｓのバッテリーバ
ックアップ付きメモリ、４０は書き込み時間が１０ｍｓ
かかるEEPROM、５０はＤＣ電源が規定レベルより下がる
ことを知らせる停電検出信号５１を出力する停電検出回
路、５１は停電検出信号、６０はバッテリーバックアッ
プ付きメモリ３０に電源を供給するバッテリーである。
データバス、１２はEEPROMを選択する信号、１３はEEPR
OMへの書き込み制御信号、１４はバッテリーバックアッ
プ付きメモリを選択する信号、１５はバッテリーバック
アップ付きメモリへの書き込み制御信号、２０はプロセ
ッサ、３０はアクセス時間が１００ｎｓのバッテリーバ
ックアップ付きメモリ、４０は書き込み時間が１０ｍｓ
かかるEEPROM、５０はＤＣ電源が規定レベルより下がる
ことを知らせる停電検出信号５１を出力する停電検出回
路、５１は停電検出信号、６０はバッテリーバックアッ
プ付きメモリ３０に電源を供給するバッテリーである。
【００１５】図３においてクロックはプロセッサのクロ
ック、アドレスはプロセッサから出力されるアドレス、
データはプロセッサから出力されるデータ、セレクトＡ
はEEPROM40の選択信号、ライトＡはEEPROM40の書き込み
信号、停電検出信号は停電検出回路１０より出力される
２ｍｓ後にＤＣ電源が規定レベルより下がることを知ら
せる信号、セレクトＢはバッテリーバックアップ付きメ
モリ３０の選択信号、ライトＢはバッテリーバックアッ
プ付きメモリ３０の書き込み信号である。
ック、アドレスはプロセッサから出力されるアドレス、
データはプロセッサから出力されるデータ、セレクトＡ
はEEPROM40の選択信号、ライトＡはEEPROM40の書き込み
信号、停電検出信号は停電検出回路１０より出力される
２ｍｓ後にＤＣ電源が規定レベルより下がることを知ら
せる信号、セレクトＢはバッテリーバックアップ付きメ
モリ３０の選択信号、ライトＢはバッテリーバックアッ
プ付きメモリ３０の書き込み信号である。
【００１６】EEPROMに書き込むデータとしては、情報処
理制御システムの構成情報，メモリ容量，Ｉ／Ｏ属性，
接続数量とそれらのより詳細な情報などがある。本発明
では例としてＩ／Ｏ機器構成で特に外部記憶装置として
一般的に多く使用されているハードディスク（Ｈ／Ｄ）
の接続例を示す。
理制御システムの構成情報，メモリ容量，Ｉ／Ｏ属性，
接続数量とそれらのより詳細な情報などがある。本発明
では例としてＩ／Ｏ機器構成で特に外部記憶装置として
一般的に多く使用されているハードディスク（Ｈ／Ｄ）
の接続例を示す。
【００１７】近年、ＭＰＵの高性能化によりＨ／Ｄが大
容量化されている。システムにおけるＨ／Ｄの重要度が
高まり、Ｈ／Ｄの信頼性がシステムの信頼性と同等の考
えである。したがって、システム信頼度を要求するシス
テムはＨ／Ｄの二重化が常識となりつつある。Ｈ／Ｄの
二重化構成において一方のディスクが不具合状態となり
他方に切り替わる状態においてＨ／Ｄの切り替え情報を
不揮発性メモリに記憶させ、システム情報を長時間記憶
する必要がある。この状態はシステム稼働中任意の時点
で発生する。もし、発生してEEPROMの書き込み中に停電
が発生した場合、Ｈ／Ｄの切り替え情報を正常に記憶す
ることが不可能となり、復電後システムは異常動作とな
る。
容量化されている。システムにおけるＨ／Ｄの重要度が
高まり、Ｈ／Ｄの信頼性がシステムの信頼性と同等の考
えである。したがって、システム信頼度を要求するシス
テムはＨ／Ｄの二重化が常識となりつつある。Ｈ／Ｄの
二重化構成において一方のディスクが不具合状態となり
他方に切り替わる状態においてＨ／Ｄの切り替え情報を
不揮発性メモリに記憶させ、システム情報を長時間記憶
する必要がある。この状態はシステム稼働中任意の時点
で発生する。もし、発生してEEPROMの書き込み中に停電
が発生した場合、Ｈ／Ｄの切り替え情報を正常に記憶す
ることが不可能となり、復電後システムは異常動作とな
る。
【００１８】本発明では、EEPROM40に書き込み動作を行
う際に、まず、EEPROM40に書き込むべきデータとそのア
ドレスをバッテリーバックアップ付きメモリ３０に書き
込んでおき、その後、前記EEPROM40にデータを書き込む
処理を実行する。以上の処理を行うことにより、復電時
に前記バッテリーバックアップ付きメモリ３０に格納し
たEEPROMのアドレスとデータにより、当該EEPROMアドレ
スのデータをリードし比較することにより、同一データ
の場合はバッテリーバックアップ付きメモリ３０内のデ
ータをEEPROM40に書き込む処理は実行せず、異なるデー
タの場合のみ前記バッテリーバックアップ付きメモリ３
０に格納したデータとアドレスを使用し当該EEPROMアド
レスに書き込む処理を実行することにより、前記EEPROM
40の書き込みサイクル中に停電が発生しデータが完全に
EEPROM40に書き込めない場合においても、復電時の再書
き込み処理により書き込みデータを完全に保証すること
を可能とする。
う際に、まず、EEPROM40に書き込むべきデータとそのア
ドレスをバッテリーバックアップ付きメモリ３０に書き
込んでおき、その後、前記EEPROM40にデータを書き込む
処理を実行する。以上の処理を行うことにより、復電時
に前記バッテリーバックアップ付きメモリ３０に格納し
たEEPROMのアドレスとデータにより、当該EEPROMアドレ
スのデータをリードし比較することにより、同一データ
の場合はバッテリーバックアップ付きメモリ３０内のデ
ータをEEPROM40に書き込む処理は実行せず、異なるデー
タの場合のみ前記バッテリーバックアップ付きメモリ３
０に格納したデータとアドレスを使用し当該EEPROMアド
レスに書き込む処理を実行することにより、前記EEPROM
40の書き込みサイクル中に停電が発生しデータが完全に
EEPROM40に書き込めない場合においても、復電時の再書
き込み処理により書き込みデータを完全に保証すること
を可能とする。
【００１９】実施例２ 以下図１と図４を参照して本発明の実施例２を詳細に説
明する。
明する。
【００２０】図１において１０はアドレスバス、１１は
データバス、１２はEEPROMを選択する信号、１３は書き
込み時間が１０ｍｓかかるEEPROMへの書き込み制御信
号、１４はバッテリーバックアップ付きメモリを選択す
る信号、１５はバッテリーバックアップ付きメモリへの
書き込み制御信号、２０はプロセッサ、３０はバッテリ
ーバックアップ付きメモリ、４０はEEPROM、５０は２ｍ
ｓ後にＤＣ電源が規定レベルより下がることを知らせる
停電検出信号５１を出力する停電検出回路、５１は停電
検出信号、６０はバッテリーバックアップ付きメモリ３
０に電源を供給するバッテリーである。
データバス、１２はEEPROMを選択する信号、１３は書き
込み時間が１０ｍｓかかるEEPROMへの書き込み制御信
号、１４はバッテリーバックアップ付きメモリを選択す
る信号、１５はバッテリーバックアップ付きメモリへの
書き込み制御信号、２０はプロセッサ、３０はバッテリ
ーバックアップ付きメモリ、４０はEEPROM、５０は２ｍ
ｓ後にＤＣ電源が規定レベルより下がることを知らせる
停電検出信号５１を出力する停電検出回路、５１は停電
検出信号、６０はバッテリーバックアップ付きメモリ３
０に電源を供給するバッテリーである。
【００２１】図４においてクロックはプロセッサのクロ
ック、アドレスはプロセッサから出力されるアドレス、
データはプロセッサから出力されるデータ、セレクトＡ
はEEPROM40の選択信号、ライトＡはEEPROM40の書き込み
信号、停電検出信号は停電検出回路１０より出力される
２ｍｓ後にＤＣ電源が規定レベルより下がることを知ら
せる信号、セレクトＢはバッテリーバックアップ付きメ
モリ３０の選択信号、ライトＢはバッテリーバックアッ
プ付きメモリ３０の書き込み信号である。
ック、アドレスはプロセッサから出力されるアドレス、
データはプロセッサから出力されるデータ、セレクトＡ
はEEPROM40の選択信号、ライトＡはEEPROM40の書き込み
信号、停電検出信号は停電検出回路１０より出力される
２ｍｓ後にＤＣ電源が規定レベルより下がることを知ら
せる信号、セレクトＢはバッテリーバックアップ付きメ
モリ３０の選択信号、ライトＢはバッテリーバックアッ
プ付きメモリ３０の書き込み信号である。
【００２２】EEPROM40に書き込み動作を行う際に、ま
ず、EEPROM40に書き込むべきデータとそのアドレスをバ
ッテリーバックアップ付きメモリ３０に書き込んでお
き、その後、前記EEPROM40にデータを書き込む処理を実
行する。上記処理中に停電検出回路１０により２ｍｓ後
にＤＣ電源が規定レベルより下がることを知らせる信号
を出力された場合、プロセッサ２０は２ｍｓ間にバッテ
リーバックアップ付きメモリ３０内の停電検出ビットを
たてる処理を実行する。
ず、EEPROM40に書き込むべきデータとそのアドレスをバ
ッテリーバックアップ付きメモリ３０に書き込んでお
き、その後、前記EEPROM40にデータを書き込む処理を実
行する。上記処理中に停電検出回路１０により２ｍｓ後
にＤＣ電源が規定レベルより下がることを知らせる信号
を出力された場合、プロセッサ２０は２ｍｓ間にバッテ
リーバックアップ付きメモリ３０内の停電検出ビットを
たてる処理を実行する。
【００２３】EEPROM40の書き込み時間と停電検出信号の
アサートから停電までの時間とバッテリーバックアップ
付きメモリ３０の書き込み時間の関係は、１０ｍｓ》２
ｍｓ》１００ｎｓである。前記EEPROM40にデータの書き
込みサイクル中に停電検出回路１０により２ｍｓ後にＤ
Ｃ電源が規定レベルより下がることを知らせる信号を出
力されたとき、EEPROM40のデータの書き込みが正常に実
行されていない可能性がある。しかし、停電検出回路１
０により２ｍｓ後にＤＣ電源が規定レベルより下がるこ
とを知らせる信号を出力されたときでも、バッテリーバ
ックアップ付きメモリ３０内の停電検出ビットをたてる
時間は十分にある。
アサートから停電までの時間とバッテリーバックアップ
付きメモリ３０の書き込み時間の関係は、１０ｍｓ》２
ｍｓ》１００ｎｓである。前記EEPROM40にデータの書き
込みサイクル中に停電検出回路１０により２ｍｓ後にＤ
Ｃ電源が規定レベルより下がることを知らせる信号を出
力されたとき、EEPROM40のデータの書き込みが正常に実
行されていない可能性がある。しかし、停電検出回路１
０により２ｍｓ後にＤＣ電源が規定レベルより下がるこ
とを知らせる信号を出力されたときでも、バッテリーバ
ックアップ付きメモリ３０内の停電検出ビットをたてる
時間は十分にある。
【００２４】以上の処理を行うことにより復電後、EEPR
OMへの書き込みサイクル中に停電が発生し、書き込みが
正常に実行されてない可能性を示し、停電検出ビットが
たっていない場合はEEPROM40への書き込みが完全に終了
しているので、不揮発性メモリ内のデータをEEPROM40に
書き込む処理は実行せず、停電検出ビットがたっている
場合はEEPROM40への書き込みが完全に終了していないも
のとみなし、前記不揮発性メモリ３０に格納したデータ
とアドレスを使用し当該EEPROMアドレスに書き込む処理
を実行し、その後、前記不揮発性メモリ３０内の停電検
出ビットをクリアする処理を実行することにより、EEPR
OM40の書き込みサイクル中に停電が発生しデータが完全
にEEPROM40に書き込めない場合においても、復電時の再
書き込み処理により書き込みデータを完全に保証するこ
とを可能とする。
OMへの書き込みサイクル中に停電が発生し、書き込みが
正常に実行されてない可能性を示し、停電検出ビットが
たっていない場合はEEPROM40への書き込みが完全に終了
しているので、不揮発性メモリ内のデータをEEPROM40に
書き込む処理は実行せず、停電検出ビットがたっている
場合はEEPROM40への書き込みが完全に終了していないも
のとみなし、前記不揮発性メモリ３０に格納したデータ
とアドレスを使用し当該EEPROMアドレスに書き込む処理
を実行し、その後、前記不揮発性メモリ３０内の停電検
出ビットをクリアする処理を実行することにより、EEPR
OM40の書き込みサイクル中に停電が発生しデータが完全
にEEPROM40に書き込めない場合においても、復電時の再
書き込み処理により書き込みデータを完全に保証するこ
とを可能とする。
【００２５】
【発明の効果】以上説明したように本発明によれば、書
き替え可能な長期間記憶する不揮発性メモリを使用し、
システムの構成をダイナミックに変更し、たとえば異常
における縮退運転や冗長度を有するシステムにおける各
種情報を、リアルタイムで長時間記憶可能なメモリに停
電等の発生においても正確に記憶することが可能とな
り、システムの柔軟性，信頼性等、従来のシステムに比
べ優れたシステム構成が可能となる。また、本発明によ
れば、高速短時間データバックアップ方式と低速長時間
データバックアップ方式を組み合わせることにより、各
種のリアルタイムで変化するデータの保存が高信頼性に
て実現することが可能となる。
き替え可能な長期間記憶する不揮発性メモリを使用し、
システムの構成をダイナミックに変更し、たとえば異常
における縮退運転や冗長度を有するシステムにおける各
種情報を、リアルタイムで長時間記憶可能なメモリに停
電等の発生においても正確に記憶することが可能とな
り、システムの柔軟性，信頼性等、従来のシステムに比
べ優れたシステム構成が可能となる。また、本発明によ
れば、高速短時間データバックアップ方式と低速長時間
データバックアップ方式を組み合わせることにより、各
種のリアルタイムで変化するデータの保存が高信頼性に
て実現することが可能となる。
【図１】本発明の一実施例のブロック図である。
【図２】従来方式でのタイミング図である。
【図３】本発明方式での一実施例のタイミング図であ
る。
る。
【図４】本発明方式での一実施例のタイミング図であ
る。
る。
１０…アドレスバス、１１…データバス、１２…EEPROM
の選択信号セレクトＡ、１３…EEPROMの書き込み制御信
号ライトＡ、１４…不揮発性メモリの選択信号セレクト
Ｂ、１５…不揮発性メモリの書き込み制御信号ライト
Ｂ、２０…プロセッサ、３０…不揮発性メモリ、４０…
EEPROM、５０…停電検出回路、５０…停電検出信号、６
０…バッテリー。
の選択信号セレクトＡ、１３…EEPROMの書き込み制御信
号ライトＡ、１４…不揮発性メモリの選択信号セレクト
Ｂ、１５…不揮発性メモリの書き込み制御信号ライト
Ｂ、２０…プロセッサ、３０…不揮発性メモリ、４０…
EEPROM、５０…停電検出回路、５０…停電検出信号、６
０…バッテリー。
Claims (2)
- 【請求項１】プロセッサとバッテリーバックアップ付き
メモリを含むアクセス時間の短い（数１０ｎｓ〜数１０
０ｎｓ）不揮発性メモリと電気的なデータ書き込みに数
ｍｓ〜数１０ｍｓを有する電気的消去書き替え可能な読
み出し用メモリ（Electorically Erasable and Program
mable Read Only Memory：以下EEPROMと称す）が含まれ
る情報処理装置システムにおいて、EEPROMに書き込みを
行う際に必ず、EEPROMに書き込むべきデータとそのアド
レスを、前記不揮発性メモリに書き込んだ後に、同じデ
ータをEEPROMに書き込み、復電後に前記不揮発性メモリ
に格納したEEPROMのアドレスとデータにより、当該EEPR
OMアドレスのデータをリードし比較することにより、同
一データの場合は不揮発性メモリ内のデータをEEPROMに
書き込む処理は実行せず、異なるデータの場合のみ前記
不揮発性メモリに格納したデータとアドレスを使用し当
該EEPROMアドレスに書き込む処理を実行することを特徴
とするデータ保護方式。 - 【請求項２】請求項１の情報処理装置構成要素中に停電
検出回路が含まれ、請求項１と同様に前記EEPROMに書き
込みを行う際に必ず、EEPROMに書き込むべきデータとそ
のアドレスを、前記不揮発性メモリ内に書き込んだ後
に、同じデータを当該EEPROMアドレスに書き込む処理を
実行するシステムにおいて、上記処理中に、停電検出回
路が規定時間（数ｍｓ）後にＤＣ電源が規定レベルより
下がることを知らせる信号を出力した場合、プロセッサ
は上記規定時間内に前記不揮発性メモリ内の停電検出ビ
ットをたてることにより、復電後、EEPROMへの書き込み
サイクル中に停電が発生し、書き込みが正常に実行され
てない可能性を示し、停電検出ビットがたっていない場
合はEEPROMへの書き込みが完全に終了しているので、不
揮発性メモリ内のデータをEEPROMに書き込む処理は実行
せず、停電検出ビットがたっている場合はEEPROMへの書
き込みが正常に実行されていない可能性があり、前記不
揮発性メモリに格納したデータとアドレスを使用し当該
EEPROMアドレスに書き込む処理を実行し、その後、前記
不揮発性メモリ内に停電検出ビットをクリアする処理を
実行することを特徴とするデータ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047674A JPH06259337A (ja) | 1993-03-09 | 1993-03-09 | データ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047674A JPH06259337A (ja) | 1993-03-09 | 1993-03-09 | データ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259337A true JPH06259337A (ja) | 1994-09-16 |
Family
ID=12781825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5047674A Pending JPH06259337A (ja) | 1993-03-09 | 1993-03-09 | データ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221483A (ja) * | 2005-02-14 | 2006-08-24 | Meidensha Corp | ディジタル形保護継電装置 |
| WO2023119448A1 (ja) * | 2021-12-21 | 2023-06-29 | 日立Astemo株式会社 | 車載制御装置 |
-
1993
- 1993-03-09 JP JP5047674A patent/JPH06259337A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221483A (ja) * | 2005-02-14 | 2006-08-24 | Meidensha Corp | ディジタル形保護継電装置 |
| WO2023119448A1 (ja) * | 2021-12-21 | 2023-06-29 | 日立Astemo株式会社 | 車載制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005535978A (ja) | メモリモジュールの自己テストおよび修復するためのシステムおよび方法 | |
| JP4146006B2 (ja) | フラッシュメモリを有する電子機器 | |
| US20120246384A1 (en) | Flash memory and flash memory accessing method | |
| JPH02297770A (ja) | 光ディスク装置 | |
| JPH1091289A (ja) | メモリの初期化装置及び方法 | |
| US6535442B2 (en) | Semiconductor memory capable of debugging an incorrect write to or an incorrect erase from the same | |
| JPH0877074A (ja) | フラッシュメモリを用いた記憶装置システム | |
| JPH06259337A (ja) | データ保護方式 | |
| JPS5856165A (ja) | レコ−ド更新方式 | |
| CN104282343A (zh) | 半导体系统及其修复方法 | |
| JPH0778231A (ja) | メモリカード | |
| KR19990053726A (ko) | 불량셀 리페어 기능을 갖는 강유전체 메모리 장치 | |
| JPH10161942A (ja) | 情報記憶方法及び情報記憶装置及び情報処理装置 | |
| JPH01130243A (ja) | 記憶装置の障害回復方式 | |
| JP4324149B2 (ja) | エミュレータ及びそれを用いた開発支援システム | |
| JP2713317B2 (ja) | ディスク装置における電源瞬断時の書き込みデータ保護方式 | |
| JP3098363B2 (ja) | 記憶装置 | |
| JP2861846B2 (ja) | 磁気ディスク制御システム | |
| JPH04118705A (ja) | プログラマブルコントローラ | |
| JPS6365547A (ja) | メモリ内蔵集積回路 | |
| TW200303027A (en) | Method for storing data in a memory device with the possibility of access to redundant memory cells | |
| KR980003955A (ko) | 기록데이타 손실 방지방법 | |
| JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
| JPS6269342A (ja) | 半導体デイスク装置 | |
| JPH0667988A (ja) | Ｒａｓ機能付半導体記憶装置 |