JPS63231552A

JPS63231552A - 記憶装置

Info

Publication number: JPS63231552A
Application number: JP62066581A
Authority: JP
Inventors: Toshihiko Sato; 敏彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-03-19
Filing date: 1987-03-19
Publication date: 1988-09-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は記憶装置、特に、複数個のバンクで構成される
情報処理システム用の記憶装置に関する。

〔従来の技術〕

従来、この種の記憶装置は、２進情報を記憶するバンク
の速度が比較的遅いことから複数個のバンクを有し、こ
の複数個のバンクをシステムクロックに同期して共通に
制御する方式がよく採られている。

このような記憶装置においては、複数個のバンりに対応
してこのバンクの動作時間（システムクロック周期の整
数倍の時間）の期間だけアドレスやデータ等から成るバ
ンク共通情報を保持する複数個のバンクレジスタを説け
、外部装置からシステムタロツクと同期して送られてく
る動作要求を該動作要求で指定されたバンクレジスタに
保持していた。

〔発明が解決しようとする問題点〕

近年、記憶装置の高信頼性に対する要求が増々厳しくな
っているが、上述した従来の記憶装置においては、１個
のバンクレジスタが故障すると記憶装置全体の故障とな
り、バンクの数が多くなるにつれて記憶装置の信頼度が
悪化する要因となるという問題があった。

従って、本発明の目的は、複数個のバンクレジスタの他
に予備のバンクレジスタを設け、バンクレジスタのいず
れかが故障した際に自動的に予備のバンクレジスタに切
換えることにより、バンクレジスタが故障した場合でも
記憶装置が正常に動作出来、信頼度を゛飛躍的に向上し
た記憶装置を提供することにある。

従来の記憶装置では、バンクレジスタのいずれかに故障
が発生した場合には、装置全体の故障となるか、あるい
は故障の発生したバンクを含めて切離し装置性能を犠牲
にするしかなかったのに対し、本発明はバンクレジスタ
に故障が発生した場合に自動的に予備のバンクレジスタ
に切換えることにより、正常動作を続行出来るという独
創的内容を有する。

〔問題点を解決するための手段〕

本発明の記憶装置は、２進情報を記憶する複数個のバンクと、誤り検出ビット
を含むバンク共通情報をバンクセット信号に応答しクロ
ック信号に同期して保持するバンク対応のバンクレジス
タと、バンク共通情報をクロック信号に同期して保持す
るバンク予備レジスタと、バンクレジスタの出力に誤りがあるか否かを検出するバ
ンクレジスタ対応の誤り検出回路と、すべての誤りレジ
スタの出力が誤りのない状態を示した場合には少くとも
いずれかのバンクレジスタが更新されるごとにバンク予
備レジスタを更新し、また、いずれかの誤り検出回路が
誤り状態を示した場合には誤りのあるバンクに対応した
前記バンクセット信号によりバンク予備レジスタを更新
する予備セット信号発生回路と、バンクレジスタとバンク予備レジスタのうちのいずれか
一方の出力をバンクへ出力するバンク対応の選択回路とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

本発明の一実施例を示す第１図において、本発明の記憶
装置は、２進情報を記憶する４個のバンク５０〜５３と
、バンク共通情報ＣＤを入力としてクロック信号ＣＬＫ
に同期して動作し４個のバンクセット信号ＳＯ〜Ｓ３に
応じて情報を保持する４個のバンクレジスタ１０〜１３
と、バンク共通情報ＣＤを入力としてクロック信号ＣＬ
Ｋに同期して動作しバンクレジスタ１０〜１３のいずれ
かが故障した際に用いられるバンク予備レジスタ１４と
、バンクレジスタ１０〜１３のそれぞれの出力とバンク
予備レジスタ１４からの出力を入力としていずれか一方
をバンク５０〜５３へ出力する選択回路４０〜４３と、
バンクレジスタ１０〜１３のそれぞれの出力に誤りがあ
るが否かを検出する４個の誤り検出回路２０〜２３と、
クロック信号ＣＬＫを入力として遅延したクロック信号
を出力する遅延回路６０と、誤り検出回路２０〜２３の
出力を遅延回路６０からの出力に同期して格納する誤り
レジスタ３０〜３３と、誤りレジスタ３０〜３３の出力
を入力として誤りの有無に応じてバンク予備レジスタ１
４を制御する予備セット信号発生回路７０とで構成され
ている。

更に、予備セット信号発生回路７０は、誤り検出回路３
０〜３３の出力の論理和を行うオアゲート７０６と、誤
り検出回路３０〜３３の出力とバンクセット信号ＳＯ〜
Ｓ３との論理積を行う４個のアンドゲート７００〜７０
３と、このアンドゲート７００〜７０３の出力の論理和
を行いその否定出力を出力とするノアゲート７０４と、
ノアゲート７０４とオアゲート７０６の出力の論理積を
行いその否定出力を出力するナントゲート７０５から構
成されている。

同図において、バンクレジスタ１０〜１４が正常に動作
している場合には、誤り検出回路２０〜２３および誤り
レジスタ３０〜３３の出力は論理“Ｏｎであり、予備セ
ット信号発生回路７０におけるオアゲート７０６の出力
は論理“０”、ナントゲート７０５の出力は論理“１″
である。

ナントゲート７０５の出力が論理“１”であるので、バ
ンク予備レジスタ１４はクロック信号ＣＬＫごとにバン
ク共通情報ＣＤを格納する。また、誤りレジスタ３０〜
３３の出力が論理“０″であるので、選択回路４０〜４
３は、バンクレジスタ１０〜１３の出力をそれぞれバン
ク５０〜５３へ出力する。

上記の場合には、図示されていない外部装置からの動作
要求に従いバンクセット信号ＳＯ〜Ｓ３はクロック信号
の同期（以後Ｔと略す）の期間だけ論理“１″となり、
次に論理″１″となるのは少なくともバンク５０〜５３
の動作時間すなわちｎＴ（但しｎは１よりも大きい正の
整数値）の期間経過後となる。

次にバンク１０〜１３が故障し誤り検出回路２０〜２３
の出力のいずれかが論理“１”である場合、誤りのある
バンクに対応する誤りレジスタ３０〜３３のいずれかは
論理“１″となる。誤りレジスタ３０〜３３は一度、論
理“１”になると図示していないリセット信号が来るま
で論理“１”を保持するレジスタが用いられる。

ここで、遅延回路６０は、クロック信号ＣＬＫと同期し
て格納されるバンクレジスタ１０〜１３から誤り傑出回
路２０〜２３を介して誤りレジスタ３０〜３３へ格納す
るに必要な動作時間だけクロック信号ＣＬＫを遅延する
ためにある。

誤りレジスタ３０〜３３のいずれかの出力が論理“１”
となると、対応するバンクの選択回路４０〜４３のいず
れかはバンク予備レジスタ１４からの情報を出力するよ
うに切換えられ、また、予備セット信号発生回路７０に
おける対応するアンドゲート７００〜７０３のいずれか
はバンクセット信号ＳＯ〜Ｓ３を出力する。さらに誤り
レジスタ３０〜３３のいずれかが論理“１”となるので
オアゲート７０６の出力は論理“１”となり、ナントゲ
ート７０５の出力にはノアゲート７０４を介して故障し
たバンクに対応するバンクセット信号ＳＯ〜Ｓ３のいず
れかが出力される。

誤り検出回路２０〜２３で誤りを検出するまでは、バン
ク予備レジスタ１４はクロック信号ＣＬＫごとにバンク
共通情報ＣＤを格納しているので、誤り検出回路２０〜
２３で誤りを検出した際には、故障したバンクレジスタ
１０〜１３のいずれかと同一の情報が格納されており、
以後故障したバンクレジスタ１０〜１３のいずれの代り
にバンク予備レジスタ１４を用いて正常に動作を続行出
来る。

本実施例においてはバンクレジスタ１０〜１３の回路量
が選択回路４０〜４３と予備セット信号発生回路７０と
を加えた回路量よりも多く故障率が大きい場合に効果が
あるが、一般にレジスタ回路は２人力選択回路よりも３
〜５倍の回路量があるのに対して、予備セット信号７０
は図示しただ−けのゲート数であり回路量は少ない。例
えばアドレス信号として２０ビツトを有する記憶装置の
場合、バンクレジスタのビット数はそれぞれ２０ビツト
を有するため回路量は予備セット信号発生回路７０に比
べてはるかに多い。

〔発明の効果〕

以上説明したように、本発明はバンクレジスタに故障が
発生すると自動的に予備のバンクレジスタに切換えるこ
とが出来るように構成することにより、記憶装置の信頼
度を飛躍的に向上出来るという効果がある。

【図面の簡単な説明】

第１図は本発゛明の一実施例を示すブロック図である。１０〜１３・・・バンクレジスタ、１４・・・バンク予
備レジスタ、２０〜２３・・・誤り検出回路、３０〜３
３・・・誤りレジスタ、４０〜４３・・・選択回路、５
０〜５３・・・バンク、６０・・・遅延回路、７０・・
・予備セット信号発生回路、７００〜７０３・・・アン
ドゲート、７０４・・・ノアゲート、７０５・・・ナン
トゲート、７０６・・・オアゲート、ＣＤ・・・バンク
共通情報、５０〜５３・・・バンクセット信号、ＣＬＫ
・・・クロッ纂Ｊ図

Claims

【特許請求の範囲】２進情報を記憶する複数個のバンクと、誤り検出ビットを含むバンク共通情報をバンクセット信
号に応答しクロック信号に同期して保持する前記バンク
対応のバンクレジスタと、前記バンク共通情報をクロック信号に同期して保持する
バンク予備レジスタと、前記バンクレジスタの出力に誤りがあるか否かを検出す
る前記バンクレジスタ対応の誤り検出回路と、すべての前記誤り検出回路の出力が誤りのない状態を示
した場合には少くともいずれかのバンクレジスタが更新
されるごとに前記バンク予備レジスタを更新し、また、
いずれかの前記誤り検出回路が誤り状態を示した場合に
は誤りのあるバンクに対応した前記バンクセット信号に
より前記バンク予備レジスタを更新する予備セット信号
発生回路と、前記バンクレジスタと前記バンク予備レジスタのうちの
いずれか一方の出力を前記誤り検出の有無に応じて前記
バンクへ出力する前記バンク対応の選択回路とを含むことを特徴とする記憶装置。