JPS61169948A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムにおける記憶装置に関するも
のである。

〔従来の技術〕

従来、この種記憶装置は、２進情報を記憶するバンクの
速度が比較的遅いことがら複数個のバンクを有し、この
複数個のバンクをシステムクロックに同期して共通に制
御する方法が良く用いられている。

このような記憶装置においては、複数個のバンりに対応
してこのバンクの動作時間（システムクロック周期の整
数倍の時間）の期間情報を保持する複数個のバンクレジ
スタを設け、外部装置からシステムクロックと同期して
送られてくる動作要求を該動作要求で指定されたバンク
レジスタに保持していた。

〔発明が解決しようとする問題点〕

近年、記憶装置の高信頼度化が一層要求されているが、
上記の記憶装置においては、１個のバンクレジスタが故
障すると記憶装置全体の故障となり、バンクの数が多く
なると共に記憶装置の信頼度イ悪化する要因となるとい
う問題点があった。

従って、本発明の目的は、複数個のバンクレジスタの他
に予備のバンクレジスタを設け、前記複数個のバンクレ
ジスタのいずれかが故障した際に自動的に予備のバンク
レジスタに切換えることにヨリ、バンクレジスタのいず
れかが故障した場合でも記憶装置が正常に動作出来、信
頼度を飛躍的に向上した記憶装置を提供することにある
。

〔問題点を解決するための手段〕

本発明の記憶装置は、２進情報を記憶する複数個のバン
クと、該複数個のバンクに対応して設けられ誤り検出ビ
ットを含むバンク共通情報を入力として複数個のバンク
レジスタセット信号に応じて情報を保持する複数個のバ
ンクレジスタと、前記バンク共通情報を入力として情報
を保持するバンク予備レジスタと、前記複数個のバンク
対応に設けられ前記複数個のバンクレジスタのそれぞれ
およびバンク予備レジスタからの情報を入力としていず
れか一方を前記複数個のバンクへ出力する複数個の選択
回路と、該複数個の選択回路の出力に誤りがあるか否か
を検出し誤シがない場合には前記バンク予備レジスタを
少くともいずれかのバンクレジスタが更新されるととに
更新しかつ前記複数個の選択回路を前記複数個のバンク
レジスタからの情報を出力するように制御し誤りを検出
した場合には前記バンク予備レジスタを誤りのあるバン
クに対応した前記バンクレジスタセット信号により更新
しかつ誤りのあるバンクに対応した前記選択回路を前記
バンク予備レジスタからの情報を出力するように制御す
るｖ４＃）検出制御回路とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

本発明の一実施例を示す第１図において、本発明の記憶
装置は、２進情報を記憶する４個のバンクｌＯ〜１３と
、バンク共通情報ＣＤを入力として４個のバンクレジス
タセット信号８０〜Ｓ３のそれぞれに応じて情報を保持
するバンクレジスタ２０〜２３と、バンク共通情報ＣＤ
を入力としてバンクレジスタ２０〜２３のいずれかが故
障した際に用いられるバンク予備レジスタ２４と、バン
クレジスタ２０〜２３のそれぞれの出力とバンク予備レ
ジスタ２４からの出力を入力としていずれか一方をバン
クｌＯ〜１３へ出力する選択回路３０〜３３と、この選
択回路３０〜３３のいずれかの出力に誤シがあるか否か
を検出し、誤りの有無に応じて選択回路３０〜３３およ
びバンク予備レジスタ２４を制御する誤り検出制御回路
４０とを含み構成されている。

さらに誤シ検出制御回路４０は、選択回路３０〜３３の
それぞれに誤りがあるか否かを検出する誤シ検出回路４
１０〜４１３と、この誤シ検出回路４１０〜４１３から
の出力が誤りを検出した際にその状態を保持する個別誤
シレジスタ４２０〜４２３と、誤シ検出回路４１０〜４
１３　　の出力の論理和を行うＯＲゲート４３０と、こ
の０几ゲート４３０の出力を入力とし出力が前記ＯＲゲ
ート４３０の入力に接続された共通誤シレジスタ４３１
とバンクレジスタセット信号ＳＯ〜Ｓ３および個別誤り
レジスタ４２０〜４２３　の出力のそれぞれの論理積を
行うＡＮＤゲート４００〜４０３　と、このＡＮＤゲー
ト４００〜４０３　の出力の論理和を行いその否定値を
出力するＮＯＲゲート４０４と、このＮＯＲゲート４０
４の出力とＯＲゲート４３０の出力との論理積を行いそ
の否定出力を出力するＮＡＮＤゲート４０５とから構成
されている。

同図において、バンクレジスタ２０〜２３および選択回
路３０〜３３が正常に動作している場合には、誤シ検出
回路４１０〜４１３　の出力は論理ｔｔ　Ｏｓであり、
ＯＲゲート４３０１個別誤りレジスタ４２０〜４２３　
および共通誤りレジスタ４３１の出力は全て論理″１０
″である。個別誤シレジスタ４２０〜４２３　の出力が
論理１０＃であるので、選択回路３０〜３３は、バンク
レジスタ２０〜２３の出力をそれぞれバンク１０〜１３
へ出力する。

また、ＯＲゲート４３０の出力が論理″″Ｏｌであるの
でＮＡＮＤゲート４０５の出力は論理１１′であり、バ
ンク予備レジスタ２４はシステムクロック（図示してい
ないが全てのレジスタはこのシステムクロックに同期し
て動作する）ごとにバンク共通情報ＣＤを格納する。

上記の場合には図示されていない外部装置からの動作要
求に従いバンクレジスタセット信号ＳＯ〜Ｓ３のいずれ
かが論理１１“となり、対応するバンクレジスタ２０〜
２３のいずれかにバンク共通情報ＣＤが格納される。な
おバンクレジスタセット信号５ｏ−８３はシステムクロ
ック周期（以後Ｔと略す）の期間だけ論理Ｊｌとなり、
次に論理−１＃となるのは少なく共バンク１０〜１３の
動作時間すなわちｎＴ（但しｎは１よシも大きい正の整
数値）の期間経過後となる。

次にバンク２０〜２３が故障し、選択回路３０〜３３の
出力のいずれかに誤シがある場合、誤りのあるバンクに
対応する誤り検出回路４１０〜４１３のいずれかは論理
１１Ｎとなり、対応する個別誤りレジスタ４２０〜４２
３　のいずれかは論理１１＃となる。個別誤如レジスタ
４２０〜４２３　は一度論理’１’になると図示してい
ないリセット信号が来るまで論理１１′を保持するレジ
スタが用いられる。

個別誤りレジスタ４２０〜４２３　のいずれが論理−１
となると、対応するバンクの選択回路３０〜３３のいず
れかはバンク予備レジスタ２４からの情報を出力するよ
うに切換えられ、また対応するＡＮＤゲ−）　４００〜
４０３　のいずれかはバンクレジスタセット信号５Ｏ−
８３を出力する。さらに誤り検出回路４１０〜４１３　
のいずれかが論理１１′となるのでＯＲゲート４３０の
出力は論理１１′となυ、共通誤シレジスタ４３１が論
理″′１＃となるので以後論理１１′を保持する。０几
ゲート４３０の出力が論理′１′となると、ＮＡＮＤゲ
ート４０５はＮＯＲゲート４０４の否定値を出力するの
で、ＡＮＤＮＯゲート４０４０３　およびＮＯＲゲート
４０４を介して故障したバンクに対応するバンクレジス
タセット信号ＳＯ〜Ｓ３のいずれかが出力される。誤り
検出回路４１０〜４１３　　で誤りを検出するまでは、
バンク予備レジスタ２４はシステムクロックととにバン
ク共通情報ＣＤを格納しているので、誤シ検出回路４１
０〜４１３　で誤りを検出した際には、故障したバンク
レジスタ２０〜２３のいずれかと同一の情報が格納され
ておυ、以後故障したバンクレジスタ２０〜２３のいず
れかの代りにバンク予備レジスタ２４を用いて正常に動
作を続行出来る。

なお、選択回路３０〜３３に故障がある場合には、誤り
検出制御回路４０で誤りを検出し、上記と同様の動作を
行うが再度ｖＡｂ状態となシ正常に動作しない。このよ
うな場合には、誤り検出制御回路４０において、図示さ
れていない回路で検出し、記憶装置全体の故障として処
理される。

本実施例においては、バンクレジスタ２０〜２３の回路
量が選択回路３０〜３３と誤り検出制御回路４０とを加
えた回路量よりも多く故障率が大きい場合に効果がある
が、一般にレジスタ回路は２人力選択回路よシも３〜５
倍の回路量があり、また、誤シ検出制御回路はバンクレ
ジスタに比べてビット数が少ないので回路量は少ない。

例えばアドレス信号として２０ビット程度を有する記憶
装置の場合、バンクレジスタのビット数はそれぞれ２０
ビツトを有するが誤シ検出制御回鮎における個別誤りレ
ジスタはそれぞれ１ピツトあればよい。

〔発明の効果〕

本発明には以上説明したように、バンクレジス　゛りに
故障が発生した場合、自動的に予備のバンクレジスタに
切換えることが出来るように構成することにより、記憶
装置の信頼度を飛躍的に向上出来るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の要部示すブロック図である
。 ｌＯ〜１３・・川・バンク、２０〜２３・・・・・・バ
ンクレジスタ、２４・旧・・バンク予備レジスタ、３０
〜３３・・・・・・選択回路、４０・・・・・・誤り検
出制御回路、４００〜４０３−・−・ＡＮＤゲート、４
ｏ４・・・・・・ＮＯＲゲート、４０５・旧・・ＮＡＮ
Ｄゲート、４１０〜４１３−・・通情報、８ｏ−８３・
・・・・・バンクレジスタセット信号。

Claims (1)

【特許請求の範囲】
1. ２進情報を記憶する複数個のバンクと、該複数個のバン
   クに対応して設けられ誤り検出ビットを含むバンク共通
   情報を入力として複数個のバンクレジスタセット信号に
   応じて情報を保持する複数個のバンクレジスタと、前記
   バンク共通情報を入力として情報を保持するバンク予備
   レジスタと、前記複数個のバンク対応に設けられ前記複
   数個のバンクレジスタのそれぞれおよび前記バンク予備
   レジスタからの情報を入力としていずれか一方を前記複
   数個のバンクへ出力する複数個の選択回路と、該複数個
   の選択回路の出力に誤りがあるか否かを検出し誤りがな
   い場合には前記バンク予備レジスタを少くともいずれか
   のバンクレジスタが更新されるごとに更新しかつ前記複
   数個の選択回路を前記複数個のバンクレジスタのそれぞ
   れからの情報を出力するよう制御し誤りを検出した場合
   には前記バンク予備レジスタを誤りのあるバンクに対応
   した前記バンクレジスタセット信号により更新しかつ誤
   りのあるバンクに対応した前記選択回路を前記バンク予
   備レジスタからの情報を出力するように制御する誤り検
   出制御回路とを含むことを特徴とする記憶装置。