JPH01302452A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘立１ 本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラム制御装置に設けられた制御記憶へのアク
セス方法に関する。

良産蕊ｌ 従来、マイクロ１０グラム制御装置においては、処理動
作に必要なマイクロプログラムを保持するだけの記憶素
子が制御記憶として用意されている。

診断装置によりこの制御記憶にマイクロプログラムが格
納されると、制御記憶に格納されたマイクロ命令が順次
制御記憶から読出され、この制御記憶からマイクロ命令
が正しく読出されたときに、制御記憶の内容に誤りがな
く、正しいと判定されていた。

このような従来のマイクロプログラム制御装置では、装
置内において制御記憶を、構成する記憶素子が処理動作
に必要なマイクロプログラムを保持するだけの個数しか
用意されていなかったので、診断装置によりマイクロプ
ログラムが制御記憶に格納された後に、制御記憶を構成
する記憶素子のうちいずれか一つに障害が生じただけで
制御記憶の内容が不正と判定され、装置自体が動作不能
になってしまうという欠点がある。

ｉ呪立旦旬 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、制御メモリを構成するメモリブロックに
障害が生じて制御メモリの内容が不正と判定されたとき
に装置自体が動作不能となることを防止することができ
るマイクロプログラム制御装置の提供を目的とする。

１１立■メ 本発明によるマイクロプログラム制御装置は、診断装置
によりマイクロプログラムが格納される第１の制御記憶
手段と、前記第１の制御記憶手段とは別に設けられた第
２の制御記憶手段と、前記第１の制御記憶手段内のメモ
リブロックに障害が発生したときに前記第１の制御記憶
手段に前記第２の制御記憶手段を付加する付加Ｍｍ手段
と、前記障害の発生時に前記障害が発生したメモリブロ
ックを前記第１の制御記憶手段から切離す切離し手段と
を有し、前記障害の発生時に前記切離し手段により前記
障害が発生したメモリブロックが切離され、前記付加制
御手段により前記第２の制御記憶手段が付加された前記
第１の制御記憶手段に前記マイクロプログラムを格納す
るようにしたことを特徴とする。

艮隻頂 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例によるマイクロプロ
グラム制御装置は、制御メモリ１と、制御メモリアドレ
ス生成回路２と、交換アドレスレジスタ３と、加算回路
４と、比較器５と、モードフラグ６と、ゲート回路７と
、選択回路８とを含んで構成されている。

制御メモリ１はメモリブロック１１〜１４で構成され、
通常はメモリブロック１１〜１３に図示せぬ診断装置に
より装置の処理動作に必要なマイクロプログラムが格納
される。メ（リブロック１１〜１４には夫々アドレスＯ
ＯＯ番地〜ＯＦＦ番地、ｉｏｏ番地〜ＩＦＦ番地、２０
０番地〜２ＦＦ番地、３００番地〜３ＦＦ番地が割付け
られている。

また、メモリブロック１１〜１４には選択回路８で選択
されたブロックアドレスと制御メモリアドレス生成回路
２からのブロック内アドレスとが結合されて信号線１１
１を介して供給され、そのアドレスに信号線１０１を介
して入力された書込みデータが書込まれるか、あるいは
そのアドレスから読出された読出しデータが信号線１０
２を介して出力される。

制御メモリアドレス生成回路２は図示せぬ制御部からの
マイクロ命令によって制御メモリアドレスが生成され、
その制御メモリアドレスのうちブロックアドレスが信号
線１０３を介して加算回路４と比較器５と選択回路８と
に出力される。また、その制御メモリアドレスのうちブ
ロック内アドレスが信号線１０４を介して出力される。

加算回路４では信号線１０３を介して入力される制御メ
モリアドレス生成回路２からのブロックアドレスに“１
”が加算されて信号線１０６を介して選択回路８に出力
される。

比較器５は信号線１０３を介して入力される制御メモリ
アドレス生成回路２からのブロックアドレスと、信号線
１０５を介して入力される交換アドレスレジスタ３から
のブロックアドレスとを比較し、その比較結果を信号線
１０７を介してゲート回１７に出力する。すなわち、制
御メモリアドレス生成回路２からのブロックアドレスが
交換アドレスレジスタ３に格納された値と等しいかある
いは大きいときには“１”を出力し、制御メモリアドレ
ス生成回路２からのブロックアドレスが交換アドレスレ
ジスタ３に格納された値よりも小さいときには“０″を
出力する。

モードフラグ６はメモリブロック１１〜１３に不正なマ
イクロ命令読出しがあった場合に診断装置により“１”
が設定され、それ以外の場合には診断装置により“０”
が設定されており、その値が信号線１０８を介してゲー
ト回路７に出力される。

ゲート回路７は信号線１０７を介して入力される比較器
５の比較結果と、信号線１０８を介して入力されるモー
ドフラグ６の値との論理積演算を行って、その演算結果
を信号線１０９を介して選択回路８に出力する。すなわ
ち、制御メモリアドレス生成回路２からのブロックアド
レスが交換アドレスレジスタ３に格納された値と等しい
かあるいは大きいことを示す“１″が比較器５から入力
され、メモリブロック１１〜１３に不正なマイクロ命令
読出しがあったことを示す“１”がモードフラグ６から
入力されたときに選択回路８に′″１″を出力する。

選択回路８では信号線１０３を介して入力される制御メ
モリアドレス生成回路２からのブロックアドレスと、信
号線１０６を介して入力される加算回路４からのブロッ
クアドレスとのうち一方がゲート回路７の演算結果に応
じて選択される。すなわち、選択回路８では信号線１０
９を介して“１″が入力されると、加算回路７からのブ
ロックアドレスが選択されて信号線１１０を介して出力
され、信号線１０９を介して“０”が入力されると、制
御メモリアドレス生成回路２からのブロックアドレスが
選択されて信号線１１０を介して出力される。

次に、本発明の一実施例の動作について第１図を用いて
説明する。

まず最初に、診断装置はモードフラグ６に“０”を設定
しておいて、処理動作に必要なマイクロプログラムをメ
モリブロック１１，１３に格納する。

その後、診断装置は制御メモリ１のメモリブロック１１
〜１３の内容を順次読出す、このとき、不正なマイクロ
命令の読出しがなければ、選択回路８では制御メモリア
ドレス生成回路２からのブロックアドレスが選択され、
このブロックアドレスによってメモリブロック１１〜１
３から読出された内容により装置の処理動作が可能とな
る。

診断装置が制御メモリ１のメモリプロ・ｙり１１〜１３
の内容を順次読出したときに、たとえばメモリブロック
１２に不正なマイクロ命令の読出しがあった場合には、
診断装置は交換アドレスレジスタ３に障害があったメモ
リブロック１２のブロックアドレスである１″を格納し
、モードフラグ６に“１”を設定するとともに、本来メ
モリブロック１２．１３に格納すべきマイクロ１０グラ
ムをメモリブロック１３．１４に格納してメモリブロッ
ク１２の障害を回避する。

この状態で装置が動作することにより、制御メモリアド
レス生成回路２でマイクロ命令によって制御メモリアド
レスが生成されてメモリブロック１２．１３に含まれる
アドレスをアクセスしようとすると、比較器５によって
メモリブロック１２またはメモリブロック１３へのアク
セスであることが検出され、比較器５からは“１″がゲ
ート回路７に出力される。

ゲート回路７には比較器５から１”が入力されるととも
に、モードフラグ６からも“１″が入力されているので
、演算結果として“１”が選択回路８に出力される。

選択回路８ではゲート回路７から“１″が入力されると
、加算回路４で制御メモリアドレス生成回路２からのブ
ロックアドレスに“１”が加算されたブロックアドレス
が選択されて出力され、このブロックアドレスと制御メ
モリアドレス生成回路２からのブロック内アドレスとに
よりメモリブロック１３またはメモリブロック１４から
データが読出されることになる。

このように、メモリブロック１４をメモリブロック１１
〜１３以外に設置して、処理動作に必要なマイクロプロ
グラムを格納するためのメモリブロック１１〜１３の個
数よりも多く設け、メモリブロック１１〜１３に障害が
発生したときに、本来その障害が発生したメモリブロッ
ク以降に格納すべきマイクロプログラムを、障害が発生
したメモリブロック以降のメモリブロック１４を含むメ
モリブロックに格納し、この後の制御メモリ１へのアク
セスが障害の発生したメモリブロック以降へのアクセス
であることを比較器５が検出したとき、選択回路８によ
りその障Ｗつ発生したメモリブロック以降へのアクセス
を、障害が発生したメモリブロック以降のメモリブロッ
ク１４を含むメモリブロックへのアクセスに切替えるよ
うにすることによって、マイクロ命令が物理的な制御メ
モリアドレスを意識することなく制御メモリ１へのアク
セスが可能となる。

したがって、マイクロプログラムを制御メモリ１に格納
するときに、制御メモリ１を構成するメモリブロック１
１〜１３に故障が生じていたとしても、その故障が生じ
たメモリブロックに格納すべきマイクロプログラムを故
障が生じたメモリブロック以降のメモリブロック１４を
含むメモリブロックに格納させることによって、装置自
体が動作不能となることを防止することができる。

ｉ豆五皇１ 以上説明したように本発明によれば、診断装置によりマ
イクロプログラムが格納される第１の制御記憶手段内の
メモリブロックに障害が発生したとき、その障害が発生
したメモリブロックが切離され、別に設けられた第２の
ｌ＃Ｉｇｉ記憶手段が付加された第１の制御記憶手段に
マイクロプログラムを格納するようにすることによって
、制御記憶手段を構成するメモリブロックに障害が生じ
て制御記憶手段の内容が不正と判定されたときに装置自
体が動作不能となることを防止することができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・制御メモリ ２・・・・・・制御メモリアドレス生成回路３・・・・
・・交換アドレスレジスタ ４・・・・・・加算回路 ５・・・・・・比較器 ６・・・・・・モードフラグ ７・・・・・・ゲート回路 ８・・・・・・選択回路

Claims (1)

【特許請求の範囲】
1. （１）診断装置によりマイクロプログラムが格納される
   第１の制御記憶手段と、前記第１の制御記憶手段とは別
   に設けられた第２の制御記憶手段と、前記第１の制御記
   憶手段内のメモリブロックに障害が発生したときに前記
   第１の制御記憶手段に前記第２の制御記憶手段を付加す
   る付加制御手段と、前記障害の発生時に前記障害が発生
   したメモリブロックを前記第１の制御記憶手段から切離
   す切離し手段とを有し、前記障害の発生時に前記切離し
   手段により前記障害が発生したメモリブロックが切離さ
   れ、前記付加制御手段により前記第２の制御記憶手段が
   付加された前記第１の制御記憶手段に前記マイクロプロ
   グラムを格納するようにしたことを特徴とするマイクロ
   プログラム制御装置。