JPS61253565A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61253565A JPS61253565A JP60095784A JP9578485A JPS61253565A JP S61253565 A JPS61253565 A JP S61253565A JP 60095784 A JP60095784 A JP 60095784A JP 9578485 A JP9578485 A JP 9578485A JP S61253565 A JPS61253565 A JP S61253565A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- area
- microinstruction
- error
- storage area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、電子計算機など各種のディジタル情報処理装
置内で使用される記憶装置に関するものである。
置内で使用される記憶装置に関するものである。
従来の技術
電子計算機などで使用される記憶装置では、記憶領域内
に局所的な障害が発生した場合に備えて種々の対策が講
じられている。
に局所的な障害が発生した場合に備えて種々の対策が講
じられている。
その典型的なものとして、記憶領域を適宜な大きさの領
域に分割すると共に予備の代替記憶領域を設けておき、
各記憶領域から読出された内容に対して誤り検出を行い
、誤りが検出された場合には障害発生と見做し該当の記
憶領域を、予備の記憶領域に代替させる方式がある。
域に分割すると共に予備の代替記憶領域を設けておき、
各記憶領域から読出された内容に対して誤り検出を行い
、誤りが検出された場合には障害発生と見做し該当の記
憶領域を、予備の記憶領域に代替させる方式がある。
発明が解決しようとする問題点
上記障害発生領域を予備で代用する方式では、１ビツト
の誤りが発生した場合でも該当の記憶領域を予備の記憶
領域に切り替えているので、この切り離された領域に含
まれる無障害部分が無駄になるという問題がある。
の誤りが発生した場合でも該当の記憶領域を予備の記憶
領域に切り替えているので、この切り離された領域に含
まれる無障害部分が無駄になるという問題がある。
発明の構成
問題点を解決するための手段
上記従来技術の問題点を解決する本発明の記憶装置は、
複数個に分割され誤り訂正符号によって構成される情報
が記録される記憶領域群と、この記憶領域群内の内の一
部に代えて使用される代替記憶領域と、各記憶領域から
読出される内容に対して誤り検出を行い、訂正゛可能な
誤りについてはこれを訂正し、訂正不可能な誤りを検出
したときだけ該当の記憶領域に対するアクセスを代替記
憶領域に対するアクセスに切り替える手段とを備えるこ
とにより、誤りが発生してもそれが訂正可能である間は
代替領域への切り替えを行わないように構成されている
。
複数個に分割され誤り訂正符号によって構成される情報
が記録される記憶領域群と、この記憶領域群内の内の一
部に代えて使用される代替記憶領域と、各記憶領域から
読出される内容に対して誤り検出を行い、訂正゛可能な
誤りについてはこれを訂正し、訂正不可能な誤りを検出
したときだけ該当の記憶領域に対するアクセスを代替記
憶領域に対するアクセスに切り替える手段とを備えるこ
とにより、誤りが発生してもそれが訂正可能である間は
代替領域への切り替えを行わないように構成されている
。
以下、本発明の作用を実施例と共に詳細に説明する。
実施例
第１図は、本発明の一実施例の記憶装置の構成を示すプ
ロ′ツク図である。
ロ′ツク図である。
この記憶装置は、電子計算機システムの主記憶装置から
読出されるマイクロプログラムを格納するために中央処
理装置内に設置された制御メモリ及びその周辺回路とし
て例示されている。
読出されるマイクロプログラムを格納するために中央処
理装置内に設置された制御メモリ及びその周辺回路とし
て例示されている。
この記憶装置は、制御メモリ１．管理情報メモリ２．ア
クセス制御回路３．セレクタ４．マイクロ命令レジスタ
５．誤り制御回路６．アドレスレジスタ７、データレジ
スタ８，９及びセレクタ１０を備えている。
クセス制御回路３．セレクタ４．マイクロ命令レジスタ
５．誤り制御回路６．アドレスレジスタ７、データレジ
スタ８，９及びセレクタ１０を備えている。
制御メモリｌは、下位アドレスが共通の４個の記憶領域
ＡＯ−Ａ３と代替領域Ｃとに分割されている。また、制
御メモリ２に書き込まれるマイクロ命令は、２ピント誤
り検出７１ビット誤り訂正符号で構成される。
ＡＯ−Ａ３と代替領域Ｃとに分割されている。また、制
御メモリ２に書き込まれるマイクロ命令は、２ピント誤
り検出７１ビット誤り訂正符号で構成される。
管理情報メモリ２は、制御メモリ１内の４個の記憶領域
ＡＯ−Ａ３に対応して分割され、制御メモリ１内の対応
の記憶領域と同時にアクセスされる４個の記憶領域ＢＯ
−８３を備えている。管理情報メモリ２内の全ての記憶
領域には、初期値“０”が書き込まれ、制御メモリ１内
の記憶領域ＡＯ〜Ａ３内の全ての記憶領域が使用可能で
あることを表示する。
ＡＯ−Ａ３に対応して分割され、制御メモリ１内の対応
の記憶領域と同時にアクセスされる４個の記憶領域ＢＯ
−８３を備えている。管理情報メモリ２内の全ての記憶
領域には、初期値“０”が書き込まれ、制御メモリ１内
の記憶領域ＡＯ〜Ａ３内の全ての記憶領域が使用可能で
あることを表示する。
アクセス制御回路３は、主メモリ内に格納されているマ
イクロプログラムを読出し、データレジスタ８を介して
制御メモリ１内の記憶領域ＡＯ〜Ａ３に書込む。
イクロプログラムを読出し、データレジスタ８を介して
制御メモリ１内の記憶領域ＡＯ〜Ａ３に書込む。
すなわち、アクセス制御回路３は、セレクタ１０とアド
レスレジスタ７を介して、制御メモリ１に、アドレスの
上位２ビツトで構成される記憶領域選択情報と、アドレ
スの下位ビットで構成される領域内アドレスを供給する
と共に、リード／ライト指令Ｒ／Ｗによって、制御メモ
リ１に書込み動作の選択を指令する。
レスレジスタ７を介して、制御メモリ１に、アドレスの
上位２ビツトで構成される記憶領域選択情報と、アドレ
スの下位ビットで構成される領域内アドレスを供給する
と共に、リード／ライト指令Ｒ／Ｗによって、制御メモ
リ１に書込み動作の選択を指令する。
アクセス制御回路３は、上記制御メモリ１への書込みを
終了すると、ここからのマイクロ命令の読出しを開始さ
せる。すなわち、セレクタ１０を介してアドレスレジス
タ７に読出しの先頭アドレスが設定され、リード／ライ
ト指令Ｒ／Ｗによって読出し動作の選択が指令される。
終了すると、ここからのマイクロ命令の読出しを開始さ
せる。すなわち、セレクタ１０を介してアドレスレジス
タ７に読出しの先頭アドレスが設定され、リード／ライ
ト指令Ｒ／Ｗによって読出し動作の選択が指令される。
この先頭アドレスで指定された制御メモリ１内の記憶領
域から最初のマイクロ命令が読出され、セレクタ４を介
してマイクロ命令レジスタ５に設定されて実行される。
域から最初のマイクロ命令が読出され、セレクタ４を介
してマイクロ命令レジスタ５に設定されて実行される。
これと並行して、最初のマイクロ命令内の次命令アドレ
ス・フィールドの内容がセレクタ１０を介してアドレス
レジスタ７に設定され、最初のマイクロ命令の実行の終
了後に次の命令が制御メモリｌから読出される。このよ
うにして、制御メモリ１からマイクロ命令が１ステツプ
ずつ読出され実行されてゆく。
ス・フィールドの内容がセレクタ１０を介してアドレス
レジスタ７に設定され、最初のマイクロ命令の実行の終
了後に次の命令が制御メモリｌから読出される。このよ
うにして、制御メモリ１からマイクロ命令が１ステツプ
ずつ読出され実行されてゆく。
上記制御メモリ１からのマイクロ命令の読出しと並行し
て、管理情報メモリ２の対応の記憶領域から１ビツトの
使用禁止情報が読出され、オアゲート１１に供給される
。管理情報メモリ２の内容がすべて初期値“０” （使
用許可）である間は、オアゲー）１１の出力は′０”に
保たれ、これを受けるセレクタ４は、記憶領域ＡＯ〜Ａ
３から読出されたマイクロ命令をマイクロ命令レジスタ
５に伝達する。
て、管理情報メモリ２の対応の記憶領域から１ビツトの
使用禁止情報が読出され、オアゲート１１に供給される
。管理情報メモリ２の内容がすべて初期値“０” （使
用許可）である間は、オアゲー）１１の出力は′０”に
保たれ、これを受けるセレクタ４は、記憶領域ＡＯ〜Ａ
３から読出されたマイクロ命令をマイクロ命令レジスタ
５に伝達する。
誤り制御回路６は、マイクロ命令レジスタ５に設定され
たマイクロ命令に対して誤り検出を行い、１ビツトの訂
正可能な誤りであれば、これを訂正したものをセレクタ
４を介して再度マイクロ命令レジスタ５にセットする。
たマイクロ命令に対して誤り検出を行い、１ビツトの訂
正可能な誤りであれば、これを訂正したものをセレクタ
４を介して再度マイクロ命令レジスタ５にセットする。
誤り制御回路６は、訂正不能な２ビツトの誤りを検出し
た場合には、マイクロ命令レジスタ５内のマイクロ命令
を無効にする。引続き、誤り検出回路６は、保持してお
いた直前の次命令アドレス、すなわちマイクロ命令レジ
スタ５に現在設定されているマイクロ命令のアドレスの
上位２ビツトと共に、誤りの発生をアクセス制御回路３
に通知する。
た場合には、マイクロ命令レジスタ５内のマイクロ命令
を無効にする。引続き、誤り検出回路６は、保持してお
いた直前の次命令アドレス、すなわちマイクロ命令レジ
スタ５に現在設定されているマイクロ命令のアドレスの
上位２ビツトと共に、誤りの発生をアクセス制御回路３
に通知する。
アクセス制御回路３は、上記誤り検出の通知と誤り発生
アドレスを受は取ると、管理情報メモリ２内の該当領域
にデータレジスタ９を介して使用禁止情報“１”を書込
む。引続き、アクセスｆ＃Ｊａ回路３は、制御メモリ１
内の障害発生領域に格納されていたマイクロ命令群を再
度主メモリから読出し、これを制御メモリ１内の代替記
憶領域Ｃ内に書込む。
アドレスを受は取ると、管理情報メモリ２内の該当領域
にデータレジスタ９を介して使用禁止情報“１”を書込
む。引続き、アクセスｆ＃Ｊａ回路３は、制御メモリ１
内の障害発生領域に格納されていたマイクロ命令群を再
度主メモリから読出し、これを制御メモリ１内の代替記
憶領域Ｃ内に書込む。
すなわち、訂正不能の誤りを発生した記憶領域がアクセ
ス制御回路３によって再度アドレスされると、管理情報
メモリ２内の対応の領域がら同時に読出された使用禁止
情報“１″に基づきオアゲート１１の出力が１”になり
、信号線１２を経て制御メモリ１に供給される。制御メ
モリ１は、この信号“１゛を受けると、領域ＡＯ−Ａ３
に対するアクセスを全て無効にすると共に、代替領域Ｃ
に対するアクセスを有効にする。この結果、障害発生記
憶領域の代わりに、代替領域Ｃ内に主メモリから再度読
出されたマイクロ命令群が書込まれる。
ス制御回路３によって再度アドレスされると、管理情報
メモリ２内の対応の領域がら同時に読出された使用禁止
情報“１″に基づきオアゲート１１の出力が１”になり
、信号線１２を経て制御メモリ１に供給される。制御メ
モリ１は、この信号“１゛を受けると、領域ＡＯ−Ａ３
に対するアクセスを全て無効にすると共に、代替領域Ｃ
に対するアクセスを有効にする。この結果、障害発生記
憶領域の代わりに、代替領域Ｃ内に主メモリから再度読
出されたマイクロ命令群が書込まれる。
アクセス制御回路３は、上記代替領域Ｃへのマイクロ命
令群の書込みを終了すると、障害箇所のアドレスをアド
レスレジスタ７に設定したのち、リード／ライト指令Ｒ
／Ｗによって制御メモリ１に読出しの開始を指令する。
令群の書込みを終了すると、障害箇所のアドレスをアド
レスレジスタ７に設定したのち、リード／ライト指令Ｒ
／Ｗによって制御メモリ１に読出しの開始を指令する。
この読出しが開始されると、管理情報メモリ２内の対応
の領域から同時に読出された使用禁止情報“１”がオア
ゲート１１と信号線１２を経て制御メモリ１に供給され
、領域ＡＯ〜Ａ３に対するアクセスが全て無効になると
共に、代替領域Ｃに対するアクセスが有効になる。この
結果、誤りを発生した記憶領域ＡＯ〜Ａ３と同一の下位
アドレスを有する代替領域Ｃ内の箇所に書込まれている
正しいマイクロ命令が読出され、オアゲート１１の“１
”信号によって切り替えられているセレクタ４を介して
マイクロ命令レジスタ５に設定され、実行される。
の領域から同時に読出された使用禁止情報“１”がオア
ゲート１１と信号線１２を経て制御メモリ１に供給され
、領域ＡＯ〜Ａ３に対するアクセスが全て無効になると
共に、代替領域Ｃに対するアクセスが有効になる。この
結果、誤りを発生した記憶領域ＡＯ〜Ａ３と同一の下位
アドレスを有する代替領域Ｃ内の箇所に書込まれている
正しいマイクロ命令が読出され、オアゲート１１の“１
”信号によって切り替えられているセレクタ４を介して
マイクロ命令レジスタ５に設定され、実行される。
このようにして、制御メモリ１内の記憶領域ＡＯ〜Ａ３
のいずれかに障害が発生すると、その障害発生領域は代
替領域Ｃに切り替えられる。
のいずれかに障害が発生すると、その障害発生領域は代
替領域Ｃに切り替えられる。
以上４個の現用領域ＡＯ〜Ａ３に対して１個の代替領域
Ｃを共通予備として設ける構成を例示したが、このよう
な代替領域を２個以上設けてもよい。
Ｃを共通予備として設ける構成を例示したが、このよう
な代替領域を２個以上設けてもよい。
また、３個の現用領域と１個の代替領域が共通の下位ア
ドレスを有する構成を例示したが、適宜なアドレス変更
手段を備えることにより、各領域のアドレスを独立に設
定してもよい。
ドレスを有する構成を例示したが、適宜なアドレス変更
手段を備えることにより、各領域のアドレスを独立に設
定してもよい。
また、記憶領域をＡＯ〜Ａ３の４個に分割する構成を例
示したが、他の適宜な数に分割することもできる。
示したが、他の適宜な数に分割することもできる。
またマイクロプログラム・メモリの場合を例示したが、
主メモリなど一般的な記憶装置に本発明を適用してもよ
い。
主メモリなど一般的な記憶装置に本発明を適用してもよ
い。
発明の効果
以上詳細に説明したように、本発明の記憶装置は、各記
憶領域から読出される誤り訂正符号による情報に対して
誤り検出を行い、訂正可能な誤りについてはこれを訂正
し、訂正不可能な誤りを検出したときだけ該当の記憶領
域に対するアクセスを代替記憶領域に対するアクセスに
切り替える手段を備えているので、従来例のように各記
憶領域内の無障害部分が障害部分における１ビツトの誤
りの発生によって一律に使用出来なくなる無駄を有効に
防止できるという効果が奏される。
憶領域から読出される誤り訂正符号による情報に対して
誤り検出を行い、訂正可能な誤りについてはこれを訂正
し、訂正不可能な誤りを検出したときだけ該当の記憶領
域に対するアクセスを代替記憶領域に対するアクセスに
切り替える手段を備えているので、従来例のように各記
憶領域内の無障害部分が障害部分における１ビツトの誤
りの発生によって一律に使用出来なくなる無駄を有効に
防止できるという効果が奏される。
第１図は本発明の一実施例に係わる記憶装置の構成を示
すブロック図である。 １・・制御メモリ、２・・管理情報メモリ、３・・アク
セス制御回路、４・・セレクタ、５・・マイクロ命令レ
ジスタ、６・・誤り制御回路、７・・アドレスレジスタ
、８．９・・データレジスタ、ＡＯ〜Ａ３・・記憶領域
、Ｃ・・記憶領域Ａ０〜Ａ３の代替領域。
すブロック図である。 １・・制御メモリ、２・・管理情報メモリ、３・・アク
セス制御回路、４・・セレクタ、５・・マイクロ命令レ
ジスタ、６・・誤り制御回路、７・・アドレスレジスタ
、８．９・・データレジスタ、ＡＯ〜Ａ３・・記憶領域
、Ｃ・・記憶領域Ａ０〜Ａ３の代替領域。
Claims (1)
- 【特許請求の範囲】 複数個に分割され誤り訂正符号で構成される情報が書込
まれる記憶領域群と、 この記憶領域群のうちの一部に代えてアクセスされる代
替記憶領域と、 各記憶領域から読出される内容に対して誤り検出を行い
、訂正可能な誤りについてはこれを訂正し、訂正不可能
な誤りを検出したときは該当の記憶領域に対するアクセ
スを前記代替記憶領域に対するアクセスに切り替える手
段とを備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095784A JPS61253565A (ja) | 1985-05-04 | 1985-05-04 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095784A JPS61253565A (ja) | 1985-05-04 | 1985-05-04 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253565A true JPS61253565A (ja) | 1986-11-11 |
Family
ID=14147089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095784A Pending JPS61253565A (ja) | 1985-05-04 | 1985-05-04 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423055A (ja) * | 1990-05-17 | 1992-01-27 | Fujitsu Ltd | 交代割付制御方式 |
-
1985
- 1985-05-04 JP JP60095784A patent/JPS61253565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423055A (ja) * | 1990-05-17 | 1992-01-27 | Fujitsu Ltd | 交代割付制御方式 |
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