JP2606431B2 - 制御メモリの障害回復方式 - Google Patents
制御メモリの障害回復方式Info
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- JP2606431B2 JP2606431B2 JP2266736A JP26673690A JP2606431B2 JP 2606431 B2 JP2606431 B2 JP 2606431B2 JP 2266736 A JP2266736 A JP 2266736A JP 26673690 A JP26673690 A JP 26673690A JP 2606431 B2 JP2606431 B2 JP 2606431B2
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- JP
- Japan
- Prior art keywords
- control memory
- failure
- address
- processing device
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- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置の制御メモリの障害回復方式
に関する。
に関する。
従来、データ処理装置内の制御メモリの障害回復処理
として制御メモリの誤り検出・訂正回路（ECC回路）に
よる自動訂正方式，制御メモリ２重化方式及び制御メモ
リ内のマイクロ命令語の再格納方式等がある。
として制御メモリの誤り検出・訂正回路（ECC回路）に
よる自動訂正方式，制御メモリ２重化方式及び制御メモ
リ内のマイクロ命令語の再格納方式等がある。
上述した従来の障害回復方式において、ECC回路によ
る自動訂正方式及び制御メモリの２重化方式等では金物
の増大を招き、またマイクロ命令語の再格納方式では固
定障害であれば回復不能という問題がある。
る自動訂正方式及び制御メモリの２重化方式等では金物
の増大を招き、またマイクロ命令語の再格納方式では固
定障害であれば回復不能という問題がある。
本発明の制御メモリの障害回復方式は、マイクロ命令
語を格納する制御メモリを有するデータ処理装置と、前
記データ処理装置の障害処理を行なう障害処理装置とか
ら構成されるシステムにおいて、前記制御メモリの障害
時に前記障害処理装置によって読み出された制御メモリ
アドレスを制御メモリ障害アドレスとして格納する第１
の手段と、前記障害処理装置によって指定される前記制
御メモリ障害アドレスの代替制御メモリアドレスを格納
する第２の手段と、前記制御メモリの障害時の前記制御
メモリ障害アドレスと制御メモリアドレスとが一致した
時に前記代替制御メモリアドレスをこの制御メモリアド
レスに代替する第３の手段と、前記制御メモリの障害時
に前記制御メモリに前記障害処理装置からのマイクロ命
令語を制御メモリデータとして書き込むために格納する
第４の手段とを前記データ処理装置に設けた構成であ
る。
語を格納する制御メモリを有するデータ処理装置と、前
記データ処理装置の障害処理を行なう障害処理装置とか
ら構成されるシステムにおいて、前記制御メモリの障害
時に前記障害処理装置によって読み出された制御メモリ
アドレスを制御メモリ障害アドレスとして格納する第１
の手段と、前記障害処理装置によって指定される前記制
御メモリ障害アドレスの代替制御メモリアドレスを格納
する第２の手段と、前記制御メモリの障害時の前記制御
メモリ障害アドレスと制御メモリアドレスとが一致した
時に前記代替制御メモリアドレスをこの制御メモリアド
レスに代替する第３の手段と、前記制御メモリの障害時
に前記制御メモリに前記障害処理装置からのマイクロ命
令語を制御メモリデータとして書き込むために格納する
第４の手段とを前記データ処理装置に設けた構成であ
る。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照すると、データ
処理装置２はマイクロ命令語を格納する制御メモリ９
と、制御メモリ９内のアドレスを指定する制御メモリア
ドレスレジスタ５と、制御メモリ９の障害時の代替制御
メモリアドレスを格納する代替制御メモリアドレスレジ
スタ３と、制御メモリ障害アドレスレジスタ４と制御メ
モリアドレスレジスタ５との内容の一致を検出する一致
検出回路６と、この一致検出回路６からの一致信号によ
り代替制御メモリアドレスレジスタ３及び制御メモリア
ドレスレジタ５のいずれかを選択する制御メモリアドレ
ス切替え回路７と、制御メモリ９から読み出されたマイ
クロ命令語を一時格納する制御メモリ読み出しデータレ
ジスタ11と、制御メモリ９から読み出されたマイクロ命
令語の障害を検出する制御メモリ障害検出回路10とから
構成されている。また、障害処理装置１は制御メモリ障
害検出回路10で障害が検出された場合の障害処理を行な
う。
処理装置２はマイクロ命令語を格納する制御メモリ９
と、制御メモリ９内のアドレスを指定する制御メモリア
ドレスレジスタ５と、制御メモリ９の障害時の代替制御
メモリアドレスを格納する代替制御メモリアドレスレジ
スタ３と、制御メモリ障害アドレスレジスタ４と制御メ
モリアドレスレジスタ５との内容の一致を検出する一致
検出回路６と、この一致検出回路６からの一致信号によ
り代替制御メモリアドレスレジスタ３及び制御メモリア
ドレスレジタ５のいずれかを選択する制御メモリアドレ
ス切替え回路７と、制御メモリ９から読み出されたマイ
クロ命令語を一時格納する制御メモリ読み出しデータレ
ジスタ11と、制御メモリ９から読み出されたマイクロ命
令語の障害を検出する制御メモリ障害検出回路10とから
構成されている。また、障害処理装置１は制御メモリ障
害検出回路10で障害が検出された場合の障害処理を行な
う。
一般に、制御メモリ９内のマイクロ命令語の障害が検
出されると、障害処理装置１はデータ処理装置２の障害
情報を採取した後、データ処理装置２をリセットし再ス
タートを試みる。間欠障害ならば再スタートが成功する
ことになるが、固定障害ならば再スタートしても再び障
害となり不成功となる。この発明では以下に説明する動
作を行なうことにより固定障害となっても再スタートを
成功させることが可能となる。
出されると、障害処理装置１はデータ処理装置２の障害
情報を採取した後、データ処理装置２をリセットし再ス
タートを試みる。間欠障害ならば再スタートが成功する
ことになるが、固定障害ならば再スタートしても再び障
害となり不成功となる。この発明では以下に説明する動
作を行なうことにより固定障害となっても再スタートを
成功させることが可能となる。
つまり、制御メモリアドレスレジスタ５により選択さ
れた制御メモリ９内のマイクロ命令語を読み出し、制御
メモリ障害検出回路10で障害を検出すると、データ処理
装置２のクロックが停止し、障害時の状態が保持され
る。また、同時に障害処理装置１に対してデータ処理装
置２が障害になったことが通知される。障害通知を受け
取った障害処理装置１は、シフトパスを利用して制御メ
モリアドレスレジスタ５の内容を読み出すことにより、
制御メモリ９の障害アドレスを知る。障害アドレスが判
明すると、障害処理装置１はデータパス102を介して障
害アドレスを制御メモリ障害アドレスレジスタ４に設定
する。次に、障害アドレスに代わる代替制御メモリアド
レスをデータパス103を介して代替制御メモリアドレス
レジスタ３に設定する。次に、障害となった制御メモリ
９内に格納すべきマイクロ命令語と同一のマイクロ命令
語を代替制御メモリアドレスで示される制御メモリ９内
にデータパス100を介して制御メモリ書き込みレジスタ
８を利用して書き込む。これにより、再スタート後、前
回障害となった制御メモリ９のマイクロ命令語が指定さ
れた場合は、制御メモリアドレスレジスタ５と制御メモ
リ障害アドレスレジスタ４との内容が一致検出回路６で
検出され、代替制御メモリアドレスレジスタ３が制御メ
モリアドレス切替え回路７によって選択され、代替制御
メモリアドレスレジスタ３で指定される制御メモリ９内
のマイクロ命令語が読み出されることとなり、再び障害
となることはない。
れた制御メモリ９内のマイクロ命令語を読み出し、制御
メモリ障害検出回路10で障害を検出すると、データ処理
装置２のクロックが停止し、障害時の状態が保持され
る。また、同時に障害処理装置１に対してデータ処理装
置２が障害になったことが通知される。障害通知を受け
取った障害処理装置１は、シフトパスを利用して制御メ
モリアドレスレジスタ５の内容を読み出すことにより、
制御メモリ９の障害アドレスを知る。障害アドレスが判
明すると、障害処理装置１はデータパス102を介して障
害アドレスを制御メモリ障害アドレスレジスタ４に設定
する。次に、障害アドレスに代わる代替制御メモリアド
レスをデータパス103を介して代替制御メモリアドレス
レジスタ３に設定する。次に、障害となった制御メモリ
９内に格納すべきマイクロ命令語と同一のマイクロ命令
語を代替制御メモリアドレスで示される制御メモリ９内
にデータパス100を介して制御メモリ書き込みレジスタ
８を利用して書き込む。これにより、再スタート後、前
回障害となった制御メモリ９のマイクロ命令語が指定さ
れた場合は、制御メモリアドレスレジスタ５と制御メモ
リ障害アドレスレジスタ４との内容が一致検出回路６で
検出され、代替制御メモリアドレスレジスタ３が制御メ
モリアドレス切替え回路７によって選択され、代替制御
メモリアドレスレジスタ３で指定される制御メモリ９内
のマイクロ命令語が読み出されることとなり、再び障害
となることはない。
以上説明したように本発明によれば、制御メモリ障害
時の障害アドレスを読み出し、障害アドレスの代替アド
レスを設定することにより、少ない金物で性能を低下す
ることなく、制御メモリ障害の回復を用意に実現でき
る。
時の障害アドレスを読み出し、障害アドレスの代替アド
レスを設定することにより、少ない金物で性能を低下す
ることなく、制御メモリ障害の回復を用意に実現でき
る。
第１図は本発明の一実施例を示す構成図である。 １……障害処理装置、２……データ処理装置、３……代
替制御メモリアドレスレジスタ、４……制御メモリ障害
アドレスレジスタ、５……制御メモリアドレスレジス
タ、６……一致検出回路、７……制御メモリアドレス切
替え回路、８……制御メモリ書き込みデータレジスタ、
９……制御メモリ、10……制御メモリ障害検出回路、11
……制御メモリ読み出しデータレジスタ、100〜104……
データパス、105……一致信号。
替制御メモリアドレスレジスタ、４……制御メモリ障害
アドレスレジスタ、５……制御メモリアドレスレジス
タ、６……一致検出回路、７……制御メモリアドレス切
替え回路、８……制御メモリ書き込みデータレジスタ、
９……制御メモリ、10……制御メモリ障害検出回路、11
……制御メモリ読み出しデータレジスタ、100〜104……
データパス、105……一致信号。
Claims (1)
- 【請求項１】マイクロ命令語を格納する制御メモリを有
するデータ処理装置と、前記データ処理装置の障害処理
を行なう障害処理装置とから構成されるシステムにおい
て、前記制御メモリの障害時に前記障害処理装置によっ
て読み出された制御メモリアドレスを制御メモリ障害ア
ドレスとして格納する第１の手段と、前記障害処理装置
によって指定される前記制御メモリ障害アドレスの代替
制御メモリアドレスを格納する第２の手段と、前記制御
メモリの障害時の前記制御メモリ障害アドレスと制御メ
モリアドレスとが一致した時に前記代替制御メモリアド
レスをこの制御メモリアドレスに代替する第３の手段
と、前記制御メモリの障害時に前記制御メモリに前記障
害処理装置からのマイクロ命令語を制御メモリデータと
して書き込むために格納する第４の手段とを前記データ
処理装置に設けたことを特徴とする制御メモリの障害回
復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266736A JP2606431B2 (ja) | 1990-10-04 | 1990-10-04 | 制御メモリの障害回復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266736A JP2606431B2 (ja) | 1990-10-04 | 1990-10-04 | 制御メモリの障害回復方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142630A JPH04142630A (ja) | 1992-05-15 |
| JP2606431B2 true JP2606431B2 (ja) | 1997-05-07 |
Family
ID=17434983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266736A Expired - Fee Related JP2606431B2 (ja) | 1990-10-04 | 1990-10-04 | 制御メモリの障害回復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606431B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362428A (en) * | 1976-11-17 | 1978-06-03 | Nec Corp | Control memory unit |
| JPS5915147U (ja) * | 1982-07-21 | 1984-01-30 | 株式会社日立製作所 | 命令リトライ装置 |
-
1990
- 1990-10-04 JP JP2266736A patent/JP2606431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142630A (ja) | 1992-05-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |