JPS5968060A - 制御メモリの再試行方式 - Google Patents
制御メモリの再試行方式Info
- Publication number
- JPS5968060A JPS5968060A JP57178410A JP17841082A JPS5968060A JP S5968060 A JPS5968060 A JP S5968060A JP 57178410 A JP57178410 A JP 57178410A JP 17841082 A JP17841082 A JP 17841082A JP S5968060 A JPS5968060 A JP S5968060A
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- JP
- Japan
- Prior art keywords
- microinstruction
- register
- control memory
- error
- instruction
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマイクロ命令により制御される情報処理装置に
係わり、詳しくは、マイクロ命令が記憶されている制御
メモリの誤り検出時の再試行方式％式％ 従来、制御メモリの障害時の対重としては、制御メモリ
に記憶されたマイクロ命令に誤り訂正符号を付加し、誤
り検出時、誤り訂正可能なら該誤り訂正符号により誤っ
たマイクロ命情を訂正し、マイクロｆｆｉ＋の実行はそ
のまま続行する誤り符号訂正方式と、誤り検出時、複数
のマイクロ命令で構成されるマシン命令単位に再試行す
る命令１） ）ライ方式が一般に採用されている。
係わり、詳しくは、マイクロ命令が記憶されている制御
メモリの誤り検出時の再試行方式％式％ 従来、制御メモリの障害時の対重としては、制御メモリ
に記憶されたマイクロ命令に誤り訂正符号を付加し、誤
り検出時、誤り訂正可能なら該誤り訂正符号により誤っ
たマイクロ命情を訂正し、マイクロｆｆｉ＋の実行はそ
のまま続行する誤り符号訂正方式と、誤り検出時、複数
のマイクロ命令で構成されるマシン命令単位に再試行す
る命令１） ）ライ方式が一般に採用されている。
しかし、誤り訂正符号方式は、誤り訂正符号を付加する
必要から制御メモリの容量が大きくなり、また、ハード
ウェアで誤り訂正を行うためノ・−ドウエアの物量が増
大し、さらには該ハードウェアでの遅延も太きいためマ
シンサイクルが犬ぎくなり、処理装置の性能が低下する
欠点があった。又、命令ＩＪ ）ライ方式は、マシン命
令単位に再試行するために、該マシン命令で参照するレ
ジスタの状態を保持する必要があるが、該マシン命令で
レジスタの状態を変更した場合は再試行不可能となるた
め、再試行の範囲が狭くなる欠点があった。
必要から制御メモリの容量が大きくなり、また、ハード
ウェアで誤り訂正を行うためノ・−ドウエアの物量が増
大し、さらには該ハードウェアでの遅延も太きいためマ
シンサイクルが犬ぎくなり、処理装置の性能が低下する
欠点があった。又、命令ＩＪ ）ライ方式は、マシン命
令単位に再試行するために、該マシン命令で参照するレ
ジスタの状態を保持する必要があるが、該マシン命令で
レジスタの状態を変更した場合は再試行不可能となるた
め、再試行の範囲が狭くなる欠点があった。
本発明の目的は、上記の如き従来の欠点を除去し、ハー
ドウェアの物量が少なくて済み、しかも再試行が百パー
セント可能な制御メモリの再試行方式を提供することに
ある。
ドウェアの物量が少なくて済み、しかも再試行が百パー
セント可能な制御メモリの再試行方式を提供することに
ある。
本発明は、制御メモリから読み出したマイクロ命令に誤
りを検出した場合、この誤ったマイクロ命令以降の実行
を抑止すると共に、外部記憶装置から障害アドレスのマ
イクロ命令を読み出して制御メモリに再書込みし、該マ
イクロ命令から再実行するものである。
りを検出した場合、この誤ったマイクロ命令以降の実行
を抑止すると共に、外部記憶装置から障害アドレスのマ
イクロ命令を読み出して制御メモリに再書込みし、該マ
イクロ命令から再実行するものである。
第１図は本発明の一実施例のブロック図であり、マイク
ロ命令がパイプライン形式に実行される場合を示したも
のである。第１図において、１はマイクロ命令群が格納
されている外部記憶装置で、一般にフロッピィディスク
装置が用いられる。２はサービスプロセッサで、処理装
置のシステム監視用サブプロセッサである。処理装置の
電源投入時、該サービスプロセッサ２により外部記憶装
置１に格納されているマイクロ命令が順次読み出され、
制御メモリ３にロードされる。４は制御メモリ３に記憶
されたマイクロ命令の耽出しアドレスを指定するアドレ
スレジスタであり、５は該アドレスレジスタのアドレス
を待避しておく待避レジスタである。６は制御メモリ３
から読み出されたマイクロ命令を保持するマイクロ命令
レジスタ、７は該マイクロ命令レジスタ６のマイクロ命
令が転送されるところの同様のマイクロ命令レジスタで
あり、各レジスタ６．７０マイクロ命令の実行・（３）
・ は実行制御ステージ・フリップフロップ１０．１２ニよ
り制御される。フリップフロップ１０は動作の開始時セ
ットされ、フリップフロップ１２は、ゲート回路１１の
出力線１０１が有効という条件で、フリップフロップ１
００セツト後、所定の時間遅れてセットされる。８は制
御メモリ３から読み出されたマイクロ命令の誤りを検出
する回路で、いわゆるパリティチェッカである。９は誤
り検出回路８で検出された誤りを保持する１ピツトレジ
スタであり、１３はセレクタである。
ロ命令がパイプライン形式に実行される場合を示したも
のである。第１図において、１はマイクロ命令群が格納
されている外部記憶装置で、一般にフロッピィディスク
装置が用いられる。２はサービスプロセッサで、処理装
置のシステム監視用サブプロセッサである。処理装置の
電源投入時、該サービスプロセッサ２により外部記憶装
置１に格納されているマイクロ命令が順次読み出され、
制御メモリ３にロードされる。４は制御メモリ３に記憶
されたマイクロ命令の耽出しアドレスを指定するアドレ
スレジスタであり、５は該アドレスレジスタのアドレス
を待避しておく待避レジスタである。６は制御メモリ３
から読み出されたマイクロ命令を保持するマイクロ命令
レジスタ、７は該マイクロ命令レジスタ６のマイクロ命
令が転送されるところの同様のマイクロ命令レジスタで
あり、各レジスタ６．７０マイクロ命令の実行・（３）
・ は実行制御ステージ・フリップフロップ１０．１２ニよ
り制御される。フリップフロップ１０は動作の開始時セ
ットされ、フリップフロップ１２は、ゲート回路１１の
出力線１０１が有効という条件で、フリップフロップ１
００セツト後、所定の時間遅れてセットされる。８は制
御メモリ３から読み出されたマイクロ命令の誤りを検出
する回路で、いわゆるパリティチェッカである。９は誤
り検出回路８で検出された誤りを保持する１ピツトレジ
スタであり、１３はセレクタである。
第２図及び第３図は第１図の動作を説明するためのタイ
ミング図を示したもので、第２図はマイクロ命令に誤り
がない場合であり、第３図は誤りがある場合である。以
下、第２図及び第３図を参照して第１図の動作を説明す
る。
ミング図を示したもので、第２図はマイクロ命令に誤り
がない場合であり、第３図は誤りがある場合である。以
下、第２図及び第３図を参照して第１図の動作を説明す
る。
初め第２図によりマイクロ命令に誤りがない場合の動作
を説明する。第１マシンサイクルの半ば′ でアド
レスレジスタ４のアドレスが確定して、該第１マシンサ
イクルの後半で制御メモリ３の読出し動作が開始し、前
記アドレスレジスタ４により・（４）・ アドレス指定された制御メモリ３内のマイクロ命令５２
が、第２マシンサイクルの初めにマイクロ命令レジスタ
６に読み出される。該マイクロ砧令に誤りがない場合、
誤りを保持するレジスタ９の出力は°°０”である。又
、マイクロ苗台レジスタ６に対応する実行制御ステージ
・フリップフロップ１０は、通常″１”にセットされて
いる。従−って、ゲート回路１１の出力ｄｌＯＪは”■
”状態を保持し、マイクロ命令レジスタ６に胱４出され
たマイクロ命令５２中の、尚該ステージで実行すべきコ
マンドが実行される。マイクロ命令レジスタ６０マイク
ロ命令は、所定の時間経過後、次段のマイクロ砧令レジ
スタ７に転送される。又、該マイクロ命令レジスタ７に
対応する実行制御ステージ・フリップフロップ１２は、
線１０１が１”ということで同様に１″である。従って
、該フリップフロップ１２の出力線１０２は”１″状態
をとり、マイクロ詰合５２０当該ステージで実行すべき
コマンドが実行される。
を説明する。第１マシンサイクルの半ば′ でアド
レスレジスタ４のアドレスが確定して、該第１マシンサ
イクルの後半で制御メモリ３の読出し動作が開始し、前
記アドレスレジスタ４により・（４）・ アドレス指定された制御メモリ３内のマイクロ命令５２
が、第２マシンサイクルの初めにマイクロ命令レジスタ
６に読み出される。該マイクロ砧令に誤りがない場合、
誤りを保持するレジスタ９の出力は°°０”である。又
、マイクロ苗台レジスタ６に対応する実行制御ステージ
・フリップフロップ１０は、通常″１”にセットされて
いる。従−って、ゲート回路１１の出力ｄｌＯＪは”■
”状態を保持し、マイクロ命令レジスタ６に胱４出され
たマイクロ命令５２中の、尚該ステージで実行すべきコ
マンドが実行される。マイクロ命令レジスタ６０マイク
ロ命令は、所定の時間経過後、次段のマイクロ砧令レジ
スタ７に転送される。又、該マイクロ命令レジスタ７に
対応する実行制御ステージ・フリップフロップ１２は、
線１０１が１”ということで同様に１″である。従って
、該フリップフロップ１２の出力線１０２は”１″状態
をとり、マイクロ詰合５２０当該ステージで実行すべき
コマンドが実行される。
一方、第２マシンサイクルの初めにマイクロ命令レジス
タ６に読み出されたマイクロ命令５２のアドレス部は、
直ちにセレクタ１３を介してアドレスレジスタ４に転送
される。このようにして、第２マシンサイクルの半ばに
はアドレスレジスタ４のアドレスが確定し、該第２マシ
ンサイクルの後半で制御メモリ３の読出し動作が開始し
、第３マシンサイクルの初めには、次のマイクロ命令が
マイクロ命令レジスタ６に読み出される。μ下、同様の
動作を繰返１−７、各マシンサイクルにおいてマイクロ
命令の読出しと実行がオーバーラツプしながらパイプラ
イン形式で進行していく。
タ６に読み出されたマイクロ命令５２のアドレス部は、
直ちにセレクタ１３を介してアドレスレジスタ４に転送
される。このようにして、第２マシンサイクルの半ばに
はアドレスレジスタ４のアドレスが確定し、該第２マシ
ンサイクルの後半で制御メモリ３の読出し動作が開始し
、第３マシンサイクルの初めには、次のマイクロ命令が
マイクロ命令レジスタ６に読み出される。μ下、同様の
動作を繰返１−７、各マシンサイクルにおいてマイクロ
命令の読出しと実行がオーバーラツプしながらパイプラ
イン形式で進行していく。
次に第３図によりマイクロ命令に誤りがある場合の動作
を説明する。前述したように、制御メモリ３からマイク
ロ命令レジスタ６に、第２マシンサイクルの初めにマイ
クロ命令５２が読み出される。
を説明する。前述したように、制御メモリ３からマイク
ロ命令レジスタ６に、第２マシンサイクルの初めにマイ
クロ命令５２が読み出される。
このマイクロ命令５２に誤りのあることが誤り検出回路
８で検出されると、誤り保持レジスタ９は直ちに１１′
となる。この結果、ゲート回路１１の出力線１０１は０
”となり、マイクロ命令レジスタ６に読み出されたマイ
クロ命令５２の、実行制御ステージ・フリップフロップ
】０で示されるステージの実行は抑止される。この時、
次段のマイクロ命令レジスタ７には、該マイクロ命令５
２の前のマイクロ命令がまだ保持されてクリ、しかも、
この時はまだ実行制御ステージ・フリップフロップ１２
は１”であるため、該マイクロ命令５２の前のマイクロ
命令の当該ステージの実行は抑止されない。マイクロ命
令レジスタ６０マイクロ命令５２は、パイプライン制御
により所定の時間経過後、次段のマイクロ命令レジスタ
７に転送されるが、この時、ゲート回路１１の出力線１
０１が０″ということで、該７１クロ命令レジスタ７に
対する実行制御ステージ・クリップ１２も０”となる。
８で検出されると、誤り保持レジスタ９は直ちに１１′
となる。この結果、ゲート回路１１の出力線１０１は０
”となり、マイクロ命令レジスタ６に読み出されたマイ
クロ命令５２の、実行制御ステージ・フリップフロップ
】０で示されるステージの実行は抑止される。この時、
次段のマイクロ命令レジスタ７には、該マイクロ命令５
２の前のマイクロ命令がまだ保持されてクリ、しかも、
この時はまだ実行制御ステージ・フリップフロップ１２
は１”であるため、該マイクロ命令５２の前のマイクロ
命令の当該ステージの実行は抑止されない。マイクロ命
令レジスタ６０マイクロ命令５２は、パイプライン制御
により所定の時間経過後、次段のマイクロ命令レジスタ
７に転送されるが、この時、ゲート回路１１の出力線１
０１が０″ということで、該７１クロ命令レジスタ７に
対する実行制御ステージ・クリップ１２も０”となる。
従って、マイクロ命令５２の、該実行制御ステージ・フ
リップフロップ１２で示されるステージの実行は抑止さ
れる。以下、同様にしてマイクロ命令５２の各ステージ
での実行が抑止される。
リップフロップ１２で示されるステージの実行は抑止さ
れる。以下、同様にしてマイクロ命令５２の各ステージ
での実行が抑止される。
一方、上記誤り検出により、該誤りの検出されたマイク
ロ命令５２に相当する制御メモリアドレスは待避レジス
タ５に保持される。サービスプロセッサ２は、制御メモ
リ３より読み出したマイクロ・（力・ 命令に誤りが検出された旨の報告を信号緋１（１３を通
して受は取ると、待避レジスタ５の内科な人力し、該待
避レジスタ５に保持されたアドレスで指定されたマイク
ロ命令５０を外部記憶装置１かも読み出し、制御メモリ
３に再書込みする。即ち、マイクロ命令５２を制御メモ
リ３に再書込４する。その後（第ｎマシンサイクルの初
め）、サービスプロセッサ２は、誤り保持レジスタ９を
リセットすると共に、待避レジスタ５に保持されている
アドレスをセレクタ１３を介してアドレスレジスタ４に
設定する。こｆ’ｔ、により、第２マシンサイクルの初
めには、制御メモリ３０マイクロ命令５２が再びマイク
ロ命令レジスタ６に読み出され、それに誤りがなければ
、ステージ制御出力線１０１．１０２が順次′１１１１
となり、マイクロ命令５２から実行が再開される。
ロ命令５２に相当する制御メモリアドレスは待避レジス
タ５に保持される。サービスプロセッサ２は、制御メモ
リ３より読み出したマイクロ・（力・ 命令に誤りが検出された旨の報告を信号緋１（１３を通
して受は取ると、待避レジスタ５の内科な人力し、該待
避レジスタ５に保持されたアドレスで指定されたマイク
ロ命令５０を外部記憶装置１かも読み出し、制御メモリ
３に再書込みする。即ち、マイクロ命令５２を制御メモ
リ３に再書込４する。その後（第ｎマシンサイクルの初
め）、サービスプロセッサ２は、誤り保持レジスタ９を
リセットすると共に、待避レジスタ５に保持されている
アドレスをセレクタ１３を介してアドレスレジスタ４に
設定する。こｆ’ｔ、により、第２マシンサイクルの初
めには、制御メモリ３０マイクロ命令５２が再びマイク
ロ命令レジスタ６に読み出され、それに誤りがなければ
、ステージ制御出力線１０１．１０２が順次′１１１１
となり、マイクロ命令５２から実行が再開される。
なお、第１図の実施例において外部記憶装置１のマイク
ロ命令５０に再試行判別フラグ５１を付加したのは、障
害となったマイクロ命令のアドレスに対応するマイクロ
命令５０を読み出す時、該再試行、 （８） 。
ロ命令５０に再試行判別フラグ５１を付加したのは、障
害となったマイクロ命令のアドレスに対応するマイクロ
命令５０を読み出す時、該再試行、 （８） 。
フラグ５１もサービスプロセッサ２が読み出し、該再試
行判別フラグ５１が再試行可能状態を示す場合は障害と
なったマイクロ命令から再実行ｌ〜、再試行判別フラグ
５１が再試行不可能状態を示す場合はマイクロ命令単位
の再実行はせず、命令リトライ方式により命令単位の再
実行を行うようにするためである。これにより、前マイ
クロ命令と時間的に離れて実行されても意味を持たない
マイクロ命令の再実行は抑止できるという効果がある。
行判別フラグ５１が再試行可能状態を示す場合は障害と
なったマイクロ命令から再実行ｌ〜、再試行判別フラグ
５１が再試行不可能状態を示す場合はマイクロ命令単位
の再実行はせず、命令リトライ方式により命令単位の再
実行を行うようにするためである。これにより、前マイ
クロ命令と時間的に離れて実行されても意味を持たない
マイクロ命令の再実行は抑止できるという効果がある。
以上の説明から明らかな如く、本発明によれば、従来か
ら具備されているマイクロプログラム・ロード用のサー
ビスプロセッサを用いることにより、ハードウェアの物
量をあまり増力目させることなく、誤りの発生したマイ
クロ命令からの、１１）実行がαパーセント可能になる
。
ら具備されているマイクロプログラム・ロード用のサー
ビスプロセッサを用いることにより、ハードウェアの物
量をあまり増力目させることなく、誤りの発生したマイ
クロ命令からの、１１）実行がαパーセント可能になる
。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図の動作を説明するためのタイミング図であ
る。 ■、・・・外部記憶装置、２・・・サービスプロセッサ
、３・・・制御メモリ、４・・・アドレスレジスタ、５
・・・待避レジスタ、６．７・・・マイクロ命令レジス
タ、８・・・誤り１炙出回路、９・・・誤り保持レジス
タ、１０．１２・・・実行側御ステージ・フリップフロ
ップ。 ・（１υ・
３図は第１図の動作を説明するためのタイミング図であ
る。 ■、・・・外部記憶装置、２・・・サービスプロセッサ
、３・・・制御メモリ、４・・・アドレスレジスタ、５
・・・待避レジスタ、６．７・・・マイクロ命令レジス
タ、８・・・誤り１炙出回路、９・・・誤り保持レジス
タ、１０．１２・・・実行側御ステージ・フリップフロ
ップ。 ・（１υ・
Claims (2)
- （１）マイクロ命令群を格納した制御メモリを具備し、
前記制御メモリよりマイクロ命令を順次読み命令に対す
る制御メモリアドレスを保持しておき、前記読み出した
マイクロ命令の誤りを検出した時、当該マイクロ命令の
実行を抑止すると共に前記保持しておいた制御メモリア
ドレスにより、前記誤りが検出されたマイクロ命令を外
部記憶装置から制御メモリに再書込みし、該マイクロ命
令から再実行することを％徴とする制御メモリの再試行
方式。 - （２）マイクロ命令に再試行判別フラグを付加し、マイ
クロ命令の誤りを検出した時、当該マイクロ命令の再試
行判別フラグが再試行可能を示している時に障害となっ
たマイクロ命令から再実行し、前記丹試行判別フラグが
再試行不可能を示している時は再実行しないことを待機
とする％ｌＦＦ請求の範囲第１項記載の制御メモリの再
試行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178410A JPS5968060A (ja) | 1982-10-13 | 1982-10-13 | 制御メモリの再試行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178410A JPS5968060A (ja) | 1982-10-13 | 1982-10-13 | 制御メモリの再試行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968060A true JPS5968060A (ja) | 1984-04-17 |
Family
ID=16047999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178410A Pending JPS5968060A (ja) | 1982-10-13 | 1982-10-13 | 制御メモリの再試行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003015956A (ja) * | 2001-07-03 | 2003-01-17 | Nec Corp | 障害回復機能を備えたキャッシュシステムとそのキャッシュ制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258337A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Micro program control unit |
| JPS5525119A (en) * | 1978-08-11 | 1980-02-22 | Hitachi Ltd | Microprogram controller |
| JPS55150046A (en) * | 1979-05-11 | 1980-11-21 | Hitachi Ltd | Retrying system for data processor |
-
1982
- 1982-10-13 JP JP57178410A patent/JPS5968060A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258337A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Micro program control unit |
| JPS5525119A (en) * | 1978-08-11 | 1980-02-22 | Hitachi Ltd | Microprogram controller |
| JPS55150046A (en) * | 1979-05-11 | 1980-11-21 | Hitachi Ltd | Retrying system for data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003015956A (ja) * | 2001-07-03 | 2003-01-17 | Nec Corp | 障害回復機能を備えたキャッシュシステムとそのキャッシュ制御方法 |
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