JPS6286441A - デ−タトレ−ス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、１ビットエラー検出・訂正機能を持つ主記憶
装置を使用するシステムにおいて、新たに外部回路を設
けることなくデータトレースを可能とするデータトレー
ス方式に関するものである。

〔発明の背景〕

これまでのデータトレース方式としては、例えば「Ｄ１
０形自動交換機」　（財団法人電気通信共済会発行（昭
和４９年４月５日改訂版発行。

Ｐ１６１〜））における「プログラムデバッグのための
トラップ」の項に記載されたものが知られている。これ
による場合中央制御系装置にアドレスバス、データバス
との照合回路が設けられ、中央制御装置からアドレスを
指定することによってデータトレース機能が実現される
ようになっている。しかしながら、データトラップのた
めだけに照合回路が外部回路として設けられるようにな
っており、データトレースが経済的に行なわれていない
ものとなっている。

〔発明の目的〕

本発明の目的は、外部回路不要にしてデータトレースを
経済的に行ない得るデータトレース方式を供するにある
。

〔発明の概要〕

この目的のため本発明は、メモリコントローラにおける
ＥＣＣ機能を用い、ライトアクセスはライトアクセス・
リードで行なわれるものとしてトレース対象としてのデ
ータに強制的に１ビットエラーな発生させるようにして
そのデータをトレースするようにしたものである。即ち
、そのデータをユーザプログラムがライトアクセスする
度に１ビットエラー割込を発生させることによって、そ
のデータをトレースするようにしたものである。

〔発明の実施例〕

以下、本発明を第１図から第４図により説明する。

先ず本発明に係る一例でのシステムについて説明する。

第１図はそのシステム構成を示したものである。これに
よるとプロセッサ１はプロセッサバス２、メモリコント
ａ−ラ３を介しメモリバス４に接続されたメモリ５各々
にアクセス可能となっている。この場合メモリコントロ
ーラ３は１ビットエラー、２ビットエラー等検出機能の
他、更に１ビットエラー検出時には自動訂正機能を備え
たＥＣＣ機能を持つものとなっており、更にまたＥＣＣ
機能を実現する回路の正常性を確認するために強制的［
１ビツトあるいは２ビットエラーな発生させる機能を持
つものとなっている。

さて、本発明はそのＥＣＣ機能の試験機能を用いユーザ
プログラムによるトレース対象としてのデータの読出時
に強制的に１ビットエラーを発生させるようにしたもの
である。そのデータにアクセスする度に１ビットエラー
割り込みを発生させ、そのデータをトレースするように
したものである。

ここでメモリコントローラにおける各種レジスタと機能
について説明すれば、以下の表に示すようである。

このうち本発明に直接関係するのは＊開部分である。因
みに、＊開部分について詳細に説明すれば以下のようで
ある。

＊１・・・ＥＣＣ１ビットエラーが発生した旨を表示 ＊２・・・ＥＣＣ１ビツト工ラ一検出時エラー発生に係
るアドレスにリードアクセスし たのかライトアクセスしたのかを表示 ＊３・・・ＥＣＣ１ビツト工ラ一検出時リードアクセス
中であればそのリードデータの 内容を、ライトアクセス中であればそ のライトデータの内容を表示 ＊４・・・エラーが発生したアクセス中のアドレスを表
示 ＊５・・・強制御ビットエラー設定の命令実行後はライ
トされるデータは全て強制的に １ビットエラー発生状態として書込さ れるべく設定 ＊６・・・強制御ビットエラー設定の解除強制御ビット
エラー設定によって、あるデータが何れのプログラムか
らライトされているか、履歴をとるために故意に１ビッ
トエラーを発生させ、そのデータにアクセスする度に履
歴がとれるようにしたものである。

さて、本発明を具体的に説明すれば、トレース対象とし
てのアドレスをコマンドにより指定すると、第２図に示
すデータトレース登録コマンドプログラム（初期設定プ
ログラム）により指定されたアドレスのデータが強制御
ビットエラーフリップフロップ設定後に読み出されたう
え再書き込みされる（ライト争アフター拳リード）こと
によって、トレースすべきデータは１ビットエラー発生
状態で初期設定されるようになっている。したがって、
この後ユーザプログラムがそのデータにアクセスすると
、ＥＣＣ１ビットエラー割込がそのアクセス終了時に発
生し第５図に示すＥＣＣ１ビットエラー障害処理プログ
ラムが起動されるものである。このプログラムではデー
タトレース実行中であって、しかもデータトレース実行
アドレスであれば、プロ　・ ログラムカウンタおよびトレース情報がセーブされ（ラ
イトアクセス時のみ）再度強制御ビットエラーフリップ
フロップによリトレース対象データを１ビットエラー発
生状態に設定されるようになっている。この後はユーザ
プログラムが再び実行されるが、このような処理により
そのデータにライトアクセスしたトレース情報が時系列
的に得られるわけである。ところで、データトレースの
ストップはコマンドにより第４図に示すデータトレース
解除プログラムにて行なわれる。先ずデータトレースス
トップ表示を設定し、トレースデータ読出しによりＥＣ
Ｃ１ビットエラーを故意に発生させ第５図に示すデータ
トレースストップ表示分岐によりデータトレースも、ま
たＥＣＣｔビット障害処理も行なわないよ５Ｋして終結
させるものである。

本発明は以上のようなものであるが、初期設定プログラ
ム実行後のユーザプログラムによる該当アドレスへのア
クセスについて詳細に説明すれば以下のようである。

７　・ 即ち、そのアクセスがリードである場合には初期設定デ
ータが読み出されることから、との読出によりエラーが
検出され第３図に示す処理が実行されることになる。し
かし、この処理によってはそのアドレスにはデータが１
ビットエラー発生状態として再設定されただけである。

一方、そのアクセスがライトである場合はライト・アフ
ターｅリードにより一旦初期説定データが読み出された
後にデータが正しくそのアドレスに書込されることにな
る。しかし、初期設定データの読出時にエラーが検出さ
れることから、そのライトアクセスの終了を待って第３
図に示す処理が行なわれるものである。この処理におい
てはライトアクセスのプログラムアドレスとそ・の書込
データとが退避記憶された後は、その書込データが１ビ
ットエラーが発生したものとしてそのアドレスに再設定
されるよ５になっているものである。したがって、その
アドレスに対しては各種のユーザプログラムよりアクセ
スされる可能性があるが、ライトアクセスの度にそのと
きのプログラムアドレスと書込データが得られることか
ら、これら情報よりプログラム誤動作によるデータ破壊
時に誤ったデータを書込したプログラムを探索すること
が可能となるものである。

〔発明の効果〕

以上説明したように本発明によれば、データトレースの
ための外部回路を特に設けることなく、ＦＣＣ機能を備
えたメモリシステムを持つシステムにおいては、簡単な
手法でデータトレースを行ない得、問題点発生時での解
明が効率的に行なえるという効果がある。

【図面の簡単な説明】

第１図は、本発明に係る一例での処理システムのシステ
ム構成を示す図、第２図、筒３図。 第４図は、それぞれ本発明に係るデータトレース登録コ
マンド、ＥＣＣ１ビットエラー障害処理プログラム、デ
ータトレース解除コマンドのフａ−を示す図である。 １・・・プロセッサ　　　２・・・プロセッサバス・１
０・ ３・・・メモリコントａ−ラ

Claims (1)

【特許請求の範囲】
1. １ビットエラー検出・訂正機能および１ビットエラー発
   生機能を有するメモリコントローラを介し、プロセッサ
   がメモリをアクセスする処理システムにおけるデータト
   レース方式であって、初期設定時にトレース対象として
   のアドレスに１ビットエラーを発生させた状態で初期デ
   ータを設定した後は、ユーザプログラムによる該アドレ
   スへのライトアクセスの度に該アドレスよりデータを読
   み出しエラーを検出したうえ書込データを書込し、該ア
   クセスの終了後はエラー割込にもとづき該アクセスに係
   るプログラムアドレスと上記書込データを退避記憶させ
   、該アドレスに書込されているデータに１ビットエラー
   を発生させたうえユーザプログラムの実行に戻ることを
   特徴とするデータトレース方式。