JPH03228157A - 制御記憶の障害リカバリー装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ装置の記憶装置に利用する。特に
障害発生時の記憶内容の回復（リカノクリ）に関する。

〔概要〕

本発明は、制御装置の障害時のりカバリ−装置において
、 制御記憶を一定のワード単位に複数のブロックに分割し
、制御記憶の障害時に障害を起こしたブロックの制御記
憶アドレスを交替ブロックのアドレスに差し換えること
によって、 小さい記憶容量で障害時のりカバリ−を可能とし、しか
も記憶回路のハードウェアにある程度の誤りの発生を許
容することができるようにしたものである。

〔従来の技術〕

従来、この種の情報処理装置における制御記憶の障害時
のりカバリ−装置としては、制御記憶を二重化し一方の
制御記憶に障害が発生した場合に他方の制御記憶へ乗り
換えるもの、制御記憶内にｌ　ｂｉｔあるいは複数ｂｉ
ｔの交替ｂｉｔをもち障害が発生したｔｕｔを交替ｂｉ
ｔへ乗せ換えるもの、ｌ　ｂｉｔ訂正（ＦＣＣ）により
障害を発生したｂｉｔを訂正しリカバリーするものなど
がある。

〔発明が解決しようとする問題点〕 上述した従来の制御記憶の障害時のりカバＩＪ　−装置
では以下のような問題点がある。

制御記憶を二重化するものでは、制御記憶が二倍となり
、また、−度の障害にしか対応できない。

交替ｂｉｔを用いるものでは、制御記憶へファームウェ
アロードを行うときのデータの書き込み時および制御記
憶からレジスタへのデータの読み出し時に、障害を起こ
したｂｉｔ　と交替ｂｉｔの乗せ換えのためにセレクタ
が必要なために、／％−ドウエア量およびデイレイタイ
ムの著しい増加を招く。

ｌ　ｂｉｔ訂正によるものでは、エラー訂正のためにハ
ードウェア量が著しく増加するとともにエラー訂正のた
めのタイムロスが大きい。

〔問題点を解決するための手段〕

本発明は、ファームウェアを保持する制御記憶と、この
制御記憶の読出データの誤りを検出する障害検出回路と
を備え、前記制御記憶に保持されるファームウェアは複
数のｎのブロックに分割され、前記制御回路の容量はｎ
ブロックに加えて予備のｍブロック（但しｍは１以上の
整数）を備え、前記障害検出回路により障害が検出され
たブロックについて、前記制御記憶の予備のブロックの
一つを利用して保持させる制御手段を備えたことを特徴
とする。

また、本発明は、前記ｍは２以上であり、前記制御手段
は、そのｍの数に対応する人力を読出すブロックのアド
レスの一部とそれぞれ比較するｍ個のアドレスモディフ
ァイ回路と、このｍ個のアドレスモディファイ回路の出
力のいずれかを選択する調停回路とを含むことを特徴と
する。

また、本発明は、前記制御記憶には複数のファームウェ
アが保持され、そのファームウェア毎に予備のブロック
が設定されたことを特徴とする。

〔作用〕

本発明は従来の障害検出部をもつ制御記憶装置にアドレ
スモディファイ回路および調停回路を追加した構成をと
り、アドレスモディファイ回路および調停回路は簡単な
構成で実現できるので、少ないハードウェアの追加によ
って制御記憶のりカバリ−を行うことができるとともに
、制御記憶のハードウェアにある程度の誤りを許容でき
、ノ１−ドウエアの製造歩留りを改善できる。

〔実施例〕

次に、本発明の第一実施例を、図面を参照して詳細に説
明する。

第１図は、本発明の第一実施例の全体構成図である。

制御記憶１２はファームウェアを保持するためのもので
ある。

障害検出回路１３はレジスタ７に読み出された制御記憶
１２の内容が正しいか否かをデータにパリティ−を付加
したパリティ−チエツクなどの方法によってチエツクし
、制御記憶１２の障害を検出する。

障害検出回路１３によって制御記憶１２に障害が検出さ
れた場合には、障害検出回路１３は信号線２８にホール
ド信号を送出し、レジスタ６およびレジスタ７の内容を
ホールドする。

レジスタ５は制御記憶１２に接続されており、しジスタ
５の出力が“０”の場合は制御記憶１２へのデータ書き
込みは行えず、“ｌ”の場合は制御記憶１２への書き込
みを行える。

レジスタ４は制御記憶１２に接続されており、レジスタ
４は制御記憶１２に書き込むためにスキャンインされた
データを保持する。

レジスタ３は制御記憶１２への書き込みのためのアドレ
スを保持し、その上位３　ｂｉｔを信号線１６へ、また
、その下位７ｂｉｔを信号線１７へ出力する。

レジスタ１は障害のない状態ではアドレスモディファイ
回路９に対応する交替ブロックのアドレスの上位３　ｂ
ｉｔを保持し、障害発生時にはアドレスモディファイ回
路９に対応する交替ブロックによって差し換えられた障
害ブロックのアドレスの上位３ｂｉｔを保持する。

レジスタ２は障害のない状態ではアドレスモディファイ
回路１０に対応する交替ブロックのアドレスの上位３ｂ
ｉｔを保持し、障害発生時にはアドレスモディファイ回
路１０に対応する交替ブロックによって差し換えられた
障害ブロックのアドレスの上位３ｂｉｔを保持する。

第２図は、第１図の部分（Ｉ）のアドレスモディファイ
回路９．１０の構成例である。

アドレスモディファイ回路９は信号線１４と信号線１６
からの信号をコンパレータ２９によって比較し、一致し
ていれば“１”を、不一致であれば“０”をセレクタ４
３に出力し、セレクタ４３は信号線４５からの入力が“
１”の場合はこのアドレスモディファイ回路９に対応す
る交替ブロックのアドレスの上位３ｂｉｔ　　（本実施
例では“１１０”）を、“０”の場合は信号線１６から
入力されるアドレスの上位３ｂｉｔを信号線１８へ出力
する。

アドレスモディファイ回路１０は信号線１５と信号線１
６からの信号をコンパレータ３０によって比較し、一致
していれば“１”を、不一致であれば“０”をセレクタ
４４に出力し、セレクタ４４は信号線４６からの入力が
“１”の場合はこのアドレスモディファイ回路１０に対
応する交替ブロックのアドレスの上位３ｂｉｔ　　（本
実施例では“１１１″）を、“０”の場合は“０００”
を信号線１９へ出力する。

第３図は、第１図の部分（Ｉｆ）のアドレスモディファ
イ回路出力調停回路の構成例である。

調停回路１１は信号線１８と信号線１９とから入力され
るそれぞれ３ｂｉｔの信号を、各ビットごとに論理和を
とり、その結果を３ｂｉｔの信号として信号線２０へ出
力するものである。

レジスタ６は信号線２０からの信号を上位３ｂｉｔ　。

信号線１７からの信号を下位７　ｂｉｔとして保持する
ものである。

レジスタ７にはレジスタ６にセットされた制御記憶１２
のアドレスに格納されたデータが制御記憶１２から読み
出され保持される。

通常この種の情報処理装置では、初期設定として制御記
憶へ格納すべきファームウェアの内容を主記憶上から読
み出し、制御記憶へ格納（これをファームウェアロード
という）する。ファームウェアロードは通常のデータバ
スとは独立にレジスタを縦列に接続し、モードによって
各レジスタへのデータセットおよびデータの抜き出しを
可能としたデータバス（スキャンパス）によって、制御
記憶のアドレスレジスタおよびライトデータを保持する
ライトデータレジスタおよび書き込みを指定するライト
イネーブルレジスタ等へ値をセットし、クロック入力に
よって１ワード単位置き込みを制御記憶容量分（例えば
２５６ワードであれば２５６回）行うことで制御記憶内
にファームウェアを格納する。

ここで、本発明の実施例におけるファームウェアロード
について説明する。本実施例では、制御記憶１２の容量
を１０２４ワードとし、１０２４ワード中で実際に使用
されるワード数を７６８　ワードとし、該ワードを１２
８ワ一ド単位の６個のブロックとし、残りの２５６ワー
ドを１２８ワ一ド単位の２個の交替ブロックとする。

第４図に示すように、格ブロックは制御記憶１２のアド
レスの上位３　ｂｉｔによって指定することができる。

第４図（ａ）に示すように、通常の制御記憶１２へのフ
ァームウェアロードは制御記憶１２のアドレスの上位３
ｂｉｔが“０００”〜″′１０１″（ｌワード〜７６８
　ワード）にファームウェアを格納することによって実
行される。ファームウェアロードを行うための初期設定
として、レジスタＩに交替ブロックＡのアドレスの上位
３　ｂｉｔである“１１０”を、レジスタ２に交替ブロ
ックＢのアドレスの上位３ｂｉｔである“１１１”をセ
ットし、制御記憶アドレス０００Ｈで示されるワードの
ファームウェアロードを行う場合には、レジスタ３に０
００Ｈを、レジスタ４に制御記憶１２のアドレス０００
Ｈに書き込むべきデータをレジスタ５へ“１”をスキャ
ンインしクロツタをＩＴ入れる。

このとき、レジスタｌの内容およびレジスタ３の上位３
　ｂｌｔ　と、レジスタ２の内容およびレジスタ３の上
位３　ｂｉｔは、それぞれアドレスモディファイ回路９
およびＩＯに信号線１４．１５．１６を介して人力され
る。

アドレスモディファイ回路９において、信号線１４から
入力されるレジスタｌの内容“１１０″と、信号線１６
によって人力されるレジスタ３の上位３ｂａｔはコンパ
レータ２９によって比較される。ここで、レジスタｌの
内容は“１１０”であり、レジスタ３の上位３ｂｉｔは
“０００″であるため、コンパレータ２９の出力は“Ｏ
”となる。コンパレータ２９の出力が“０”なので、セ
レクタ４３はレジスタ３の上位３　ｂｉｔをセレクトし
、信号線１８を介して調停回路１１へ出力する。

アドレスモディファイ回路１０において、信号線１５か
ら入力されるレジスタ２の内容“１１１”と、信号線１
６によって人力されるレジスタ３の上位３ｂｉｔはコン
パレータ３０によって比較される。ここで、レジスタ２
の内容は“１１．１″であり、レジスタ３の上位３　ｂ
ｉｔは“０００″であるため、コンパレータ３０の出力
は“０”となる。コンパレータ３０の出力が“０”なの
で、セレクタ４４は“０００″をセレクトし、信号線１
９を介して調停回路１１へ出力する。

信号線１８および１９を介してアドレスモディファイ回
路９および１０の出力を受けた調停回路１１は信号線１
８フよびＩＯより受は取ったデータを各ビット毎に論理
和をとり、信号線２０に３　ｂ＋ｔのデータとして送出
する。この場合、信号線ＩＳおよび１９の信号はともに
“０００”なので、調停回路１１の信号線２０への出力
は“０００″である。

信号線２０からの内容を制御記憶１２のアドレスの上位
３ｂｉｔとし、信号線１７からの内容を制御記憶１２の
アドレスの下位７ｂｉｔ　とするアドレスをレジスタ６
にセットするとともに、信号線２１を介して制御記憶１
２へ読み出しあるいは書き込みを行うべきアドレスを与
える。この場合、レジスタ４にスキャンインされたデー
タを制御記憶１２のアドレス０００Ｈへ書き込む。

同様にして、レジスタ３へ０ＯＩＨを、レジスタ４へ制
御記憶アドレス００１Ｈへ書き込むべきデータをスキャ
ンインし、書き込みを行う。この様にして、制御記憶１
２のアドレス２ＦＦＨ（７６８ワード目）まで順次書き
込みを行う。ファームウェアロードが終了したら、レジ
スタ５に“０”をスキャンインし制御記憶１２への書き
込みができないようにする。

各初期設定が終了すると、命令の処理が実行される。は
じめに、信号線４７を介して制御記憶１２の起動アドレ
スがレジスタ３に供給される。制御記憶１２に与えられ
るアドレスは論理的に０００Ｈ〜２ＦＦＨであり、レジ
スタ１とレジスタ２に設定された値は前述のようにそれ
ぞれ“１１０”と“ｉｌｌ″であるため、コンパレータ
２９および３０の出力は常に０となる。したがって、レ
ジスタ３にセットされたアドレスで制御記憶１２は索引
され、レジスタ７へ内容が読み出される。このとき索引
された制御記憶１２のアドレスはレジスタ６にセットさ
れる。次のタイミングにおいてレジスタ７に読み出され
た制御記憶１２の内容は障害検出回路１３によってチエ
ツクされる。障害検出回路１３で制御記憶に障害が検出
された場合、障害検出回路１３はレジスタ６およびレジ
スタ７の内容をホールドし、制御記憶１２に障害が発生
したことを障害報告部へ報告する。

ここで、制御記憶１２のアドレス１００Ｈで索弓された
内容で障害が発生したものとして説明を加える。障害検
出回路１３は検出した障害を障害報告部へ報告するとと
もに、ファームウェア書き込み指示回路４８にその情報
を含む信号を送出する。ファームウェア書き込み指示回
路４８は、レジスタ６にホールドされた障害を起こした
制御記憶１２のアドレスおよびレジスタ７にホールドさ
れた内容をスキャンパス４９から読み出して、制御記憶
１２のどのブロックで障害が発生したのかを認識する。

ここでは制御記憶１２のアドレス１００Ｈで障害が発生
したため、第４図に示す■ブロックで障害が発生したこ
とを認識し、■ブロックに格納されるべきファームウェ
アの内容を交替ブロックＡに乗り換えるようにファーム
ウェアの再ロードを行う。

ファームウェアの再ロードとして、レジスタｌに障害を
起こした制御記憶１２のアドレスの上位３　ｂｉｔ（本
ケースでは障害を起こした制御記憶１２のアドレスが１
００Ｈなので“０１０″となる）をセットし、レジスタ
２に交替ブロックＢはまだ使用されていないので“１１
１”をセットし、レジスタ５に書き込み指定を行うため
に“１”をセットする。次に、レジスタ３に０００Ｈ〜
２ＦＦＨ４での値を、レジスタ４に０００Ｈ〜２ＦＦＨ
のアドレスに対応するデータを順次セットし、制御記憶
１２ヘフアームウエアをロードする。制御記憶１２のア
ドレス０００Ｈ〜０ＦＦＨおよび１８０Ｈ〜２ＦＦＨで
は、通常時のファームロードと同様にレジスタｌおよび
レジスタ２の内容と制御記憶１２のアドレスの上位３ｂ
ｉｔが一致しないため、コン１＜レータ２９およびコン
パレータ３０の出力は常に“０”となり、レジスタ３ヘ
セツトされた制御記憶１２のアドレスへ書き込みが行わ
れる。制御記憶１２のアドレス１００Ｈ〜１７ＦＨまで
は、レジスタｌの内容と制御記憶１２のアドレスの上位
３　ｂｉｔが一致するため、セレクタ４３は“１１０″
を送出し、制御記憶１２のアドレス１００Ｈ−１７ＦＨ
に格納されるべきファームウェアの内容は３００Ｈ〜３
７ＦＨへ格納される。このときの■ブロックの交替ブロ
ックＡへの乗り換え論理を第４図（ｂ）に示す。また、
命令処理開始後の制御記憶１２の索引においても、１０
０Ｈ〜１７ＦＨの索引を行う場合はアドレスモディファ
イによって３００Ｈ〜３７ＦＨにおきかえられ索引され
ることとなる。

次に、交替ブロックＡの使用中に、更にアドレス０００
Ｈで障害が発生したものとして説明を加える。障害検出
回路１３は検出した障害を障害報告部へ報告するととも
に、ファームウェア書き込み指示回路４８にその情報を
含む信号を送出する。ファームウェア書き込み指示回路
４８は、レジスタ６にホールドされた障害を起こした制
御記憶１２のアドレスおよびレジスタ７にホールドされ
た内容をスキャンパス４９から読み出して、制御記憶１
２のどのブロックで障害が発生したのかを認識する。こ
こでは制御記憶１２のアドレス０００Ｈで障害が発生し
たため、第４図に示す■ブロックで障害が発生したこと
を認識し、■ブロックに格納されるべきファームウェア
の内容を交替ブロックＢに乗り換えるようにファームウ
ェアの再ロードを行う。

このとき、あらたに障害を起こしたアドレスが０００Ｈ
なのでレジスタ２に“０００”を、交替ブロックＡもア
ドレス１００Ｈにおいて発生した障害のため使用されて
いるのでレジスタ１に“０１０”をセットする。制御記
憶１２へのデータの書き込みにおいて、アドレス０００
Ｈ〜０８０Ｈではレジスタ２の内容とレジスタ３の上位
３　ｂｉｔが一致するため、コンパレータ３０は“１”
を出力し、セレクタ４４は“１１１″を出力する。した
がって、調停回路１１の出力は“１１１”となり、制御
記憶１２のアドレス０００Ｈ〜０８０Ｈへ書き込まれる
べきファームウェアの内容は制御記憶のアドレス３８０
Ｈ〜３ＦＦＨへ書き込まれることになる。

また、制御記憶１２のアドレス１００Ｈ〜１７ＦＨへ書
き込まれるべきファームウェアの内容は前述のとおり制
御記憶１２のアドレス３００Ｈ〜３７ＦＨへ書き込まれ
ることになる。このように、二度目の障害が発生した場
合には、二度目に障害を起こしたブロック　（本ケース
では■ブロック）を交換ブロックＢに乗せ換えることが
できる。

補足として、法衣はレジスタ１およびレジスタ２にセッ
トする内容を本実施例にそって示したものである。

（以下本頁余白） 表：交替ブロック使用ブロック指定レジスタ１１２ヘセ
ツトする値 （注２）本実施例では■ブロックなので０００をセット
する。

次に、本発明の第二実施例を、図面を参照して詳細に説
明する。

第５図は、本発明の第二実施例の全体構成図である。

制御記憶２０１および制御記憶２０２および制御記憶２
０３はファームウェアを保持するためのものである。

障害検出回路１１３はレジスタ１０７に読み出された制
御記憶２０１または制御記憶２０２または制御記憶２０
３の内容が正しいか否かをデータにパリティ−を付加し
たパリティ−チエツクなどの方法によってチエツクし、
障害を検出する。障害検出回路１１３によって制御記憶
２０１または制御記憶２０２または制御記憶２０３に障
害が検出された場合には、障害検出回路１１３は信号線
１２８にホールド信号を送出し、レジスタ１０７の内容
をホールドするとともに制御用中央処理装置２０６およ
び障害報告部へ障害を報告する。

セレクタ２０４は制御用中央処理装置２０６によって制
御され、信号線２１８および信号線２１９および信号線
２２０の中の１本の信号線を選択し、レジスタ１０５か
らの入力を選択した信号線にのみ出力するものである。

制御記憶２０１および制御記憶２０２および制御記憶２
０３はそれぞれに入力される信号線２１８および信号線
２１９および信号線２２０の信号が“１”のときに書き
込みでき、信号が“０”のときは書き込みできない。

セレクタ２０５は制御用中央処理装置２０６によって制
御され、信号線２１０および信号線２１１および信号線
２１２の中から１本の信号線を選択し、選択した信号線
からの内容をレジスタ１０７へ出力するものである。

レジスタ１０４は制御記憶２０１および制御記憶２０２
ふよび制御記憶２０３に接続されており、制御記憶２０
１あるいは制御記憶２０２あるいは制御記憶２０３に書
き込むためにスキャンインされたデータを保持する。

レジスタ１０１は障害のない状態では制御用中央処理装
置２０６によって選択された制御記憶の中の交替ブロッ
クでアドレスモディファイ回路１０９に対応するブロッ
クのアドレスの上位３　ｂｉｔを保持し、障害発生時に
は制御用中央処理装置２０６によって選択された制御記
憶の中のブロックでアドレスモディファイ回路１０９に
対応する交替ブロックによって差し換えられた障害ブロ
ックのアドレスの上位３ｂｉｔを保持する。

レジスタ１０２は障害のない状態では制御用中央処理装
置２０６によって選択された制御記憶の中の交替ブロッ
クでアドレスモディファイ回１１１０　ニ対応するブロ
ックのアドレスの上位３ｂｉｔを保持し、障害発生時に
は制御用中央処理装置２０６によって選択された制御記
憶の中のブロックでアドレスモディファイ回路１１０に
対応する交替ブロックによって差し換えられた障害ブロ
ックのアドレスの上位３　ｂｉｔを保持する。

本第二実施例では第一実施例の制御記憶１２と同様に制
御記憶２０１および制御記憶２０２および制御記憶２０
３の容量をそれぞれ１０２４ワードとし、１０２４ワー
ド中で実際に使用されるワード数を７６８　ワードとし
、該ワードを１２８　ワード単位の６個のブロックとし
、残りの２５６　ワードを１２８　ワード単位の２個の
交替ブロックとする。

第１実施例ではアドレスを指定するためにレジスタ３に
保持される内容は１Ｑｂｉｔであったが、本第二実施例
ではアドレスを指定するためにレジスタ１０３に保持さ
れるものは第一実施例と同様の１０ｂ＋ｔの上位にさら
に２　ｂｉｔを加えた１２ｂｉｔ　とする。

この追加した２　ｂｉｔは“００”のとき制御記憶２０
１、“Ｏｌ”のとき制御記憶２０２、“１０”のとき制
御記憶２０３を指定するためのものであり、“１１”な
る値はとらないものとする。

レジスタ１０３に０００Ｈがセットされた場合の読み出
しについて説明する。制御用中央処理装置２０６はレジ
スタ１０３に保持されている内容の上位２ｂ＋ｔ　　（
本ケースでは“００”）を読み出し、どの制御記憶が指
定されているのかを判断する。本ケースでは上位２　ｂ
ｉｔが“００″なので制御記憶２０１から読み出すこと
になる。制御用中央処理装置２０６はセレクタ２０５に
制御記憶２０１を選択するように信号線２１４に信号を
送出し、読み出しなのでレジスタ１０５に“０”をセッ
トする。また、制御用中央処理装置２０６はレジスタ１
０１およびレジスタ１０２に第一実施例の表に示したの
と同様の方法で、レジスタ１０３の上位２ｂｉｔによっ
て指定された制御記憶が通常である場合と障害が発生し
ている場合とに応じて、それに対応するデータをセット
する。本ケースで制御記憶２０１の■ブロックに障害が
検出されていたとすると、レジスタ１０１に“０１０”
をレジスタ１０２に“１１１”をセットする。第一実施
例と同様に考えると調停回路１１１の出力は“１１０”
となり、この出力は信号線１２０を介して制御用中央処
理装置２０６に人力される。

制御用中央処理装置２０６は信号線１２０から入力され
る３ｂｉｔを上位３ｂｉｔ　、信号線２２４から人力さ
れる７　ｂｉｔを下位７　ｂｉｔ　とする１Ｑｂｉｔの
アドレスを信号線２１７から人力される２ｂｉｔによっ
て指定される制御記憶（本ケースでは入力される２ｂｉ
ｔが“００”なので制御記１：Ｉ２０１　＞に送出する
。このようにして制御記憶２０１から読み出されたデー
タは、セレクタ２０５によって選択されレジスタ１０７
に保持される。障害検出回路１１３はレジスタ１０７に
保持されているデータに誤りがないかチエツクする。障
害が検出された場合（本ケースではブロック■）には、
障害検出回路１１３はレジスタ１０７の内容をホールド
し、障害の発生を制御用中央処理装置２０６と障害報告
部へ報告する。本ケースでは制御記憶２０１の■ブロッ
クですでに障害が発生していて交替ブロックＡは使用中
なので、交替ブロックＢを障害ブロックと差し換えるた
めに、レジスタ１０１　に“０１０”をレジスタ１０２
に“０００”をセットし、制御記憶２０１　にファーム
ウェアを再ロードする。

次に、制御記憶２０２のアドレス１００Ｈにデータを書
き込む場合について説明する。制御記憶２０２を指定す
るために、“Ｏｌ”をアドレスの１００Ｈの上位ビット
として付加し、５００Ｈをレジスタ１０３にセットする
。本ケースでは制御記憶２０２のどのブロックにも障害
が発生していないものとして説明を加える。制御用中央
処理装置２０６は信号線２１７から人力されるレジスタ
１０３のデータの上位２　ｂｉｔから指定される制御記
憶を認識し、セレクタ２０４にその指定された制御記憶
を選択するための信号を信号線２２５に送出し、レジス
タ１０５に書き込みを行うための“１”をセットする。

次に、制御用中央処理装置２０６はレジスタ１０１およ
びレジスタ１０２に本発明の第一実施例の表に示す内容
と同様の方法で値をセットする。本ケースでは、制御記
憶２０２に障害はないので、レジスタ１に“１１０″、
レジスタ２に“１１１”をセットする。このとき、本発
明の第一実施例と同様に考えてアドレスモディファイ回
路１０９の出力は“０１０”、アドレスモディファイ回
路１１０の出力は“０００”となるので、調停回路１１
１の出力は“０１０”となる。制御用中央処理装置２０
６は選択する制御記憶へ書き込みのためのアドレスを出
力し、レジスタ１０４にスキャンインしたデータを書き
込む。

〔発明の効果〕

少ないハードウェアの追加によって制御記憶の障害のり
カバリ−を行うことができる。

また、制御記憶のハードウェアにある程度の誤りを許容
できるので、ハードウェアの製造歩留まりを著しく改善
できる効果を有する。

【図面の簡単な説明】

第１図は、本発明の第一実施例の全体構成図。 第２図は、第１図の部分（１）のアドレスモディファイ
回路９．１０の構成例。 第３図は、第１図の部分（ｎ）のアドレスモディファイ
回路出力調停回路の構成例。 第４図は、制御記憶障害時の交替ブロックへの乗り換え
論理を示す図。 第５図は、本発明の第二実施例の全体構成図。 １〜７．１０１〜１０５．１０７・・・レジスタ、８．
４３．４４．１０ｇ　、２０４．２０５・・・セレクタ
、９．１０．１０９．１１０・・・アドレスモディファ
イ回路、１１．１１１・・・調停回路、１２．２０１〜
２０３・・・制御記憶、１３．１１３・・・障害検出回
路、１４〜２８．３１〜３６．４０〜４２．４５〜４７
．１１４〜１２０．１２３〜１２５．１２７．１２８．
２０７〜２２５・・・信号線、２９．３０・・・一致検
出コンバレータ、３７〜３９・・・ＯＲゲート、４８．
１４８・・・制御記憶へのファームウェア書き込み指示
手段、４９．１４９・・・スキャンバス、２０６・・・
制御用中央処理装置。

Claims (1)

1. 【特許請求の範囲】 １、ファームウェアを保持する制御記憶と、この制御記
   憶の読出データの誤りを検出する障害検出回路と を備えた制御記憶の障害リカバリー装置において、 前記制御記憶に保持されるファームウェアは複数のｎの
   ブロックに分割され、前記制御回路の容量はｎブロック
   に加えて予備のｍブロック（但しｍは１辺上の整数）を
   備え、 前記障害検出回路により障害が検出されたブロックにつ
   いて、前記制御記憶の予備のブロックの一つを利用して
   保持させる制御手段を備えたことを特徴とする制御記憶
   の障害リカバリー装置。 ２、前記ｍは２以上であり、 前記制御手段は、 そのｍの数に対応する入力を読出すブロックのアドレス
   の一部とそれぞれ比較するｍ個のアドレスモディファイ
   回路と、 このｍ個のアドレスモディファイ回路の出力のいずれか
   を選択する調停回路と を含む 請求項１記載の制御記憶の障害リカバリー装置。 ３、前記制御記憶には複数のファームウェアが保持され
   、 そのファームウェア毎に予備のブロックが設定された 請求項１または２記載の制御記憶の障害リカバリー装置
   。