JPH04156641A - レジスタアクセス装置 - Google Patents
レジスタアクセス装置Info
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- JPH04156641A JPH04156641A JP2283044A JP28304490A JPH04156641A JP H04156641 A JPH04156641 A JP H04156641A JP 2283044 A JP2283044 A JP 2283044A JP 28304490 A JP28304490 A JP 28304490A JP H04156641 A JPH04156641 A JP H04156641A
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- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
レジスタのアクセス装置、特に、レジスタアクセスの保
護の改良に関し、 レジスタのアクセス保護をより完全にしたレジスタのア
クセス装置を提供することを目的とし、レジスタを書込
みアクセスするためのレジスタアクセス装置において、
複数ピントが書込まれる記憶手段と、該記憶手段に書込
まれた複数ビットが所定値に一致したか否かを判別する
判別手段と、前記レジスタに前記データを書込む指令を
発生する手段と、を具備し、前記記憶手段に書込まれた
複数ビットが前記所定値と一致し且つ前記指令が発生し
たときのみ前記レジスタに前記データを書込むように構
成する。
護の改良に関し、 レジスタのアクセス保護をより完全にしたレジスタのア
クセス装置を提供することを目的とし、レジスタを書込
みアクセスするためのレジスタアクセス装置において、
複数ピントが書込まれる記憶手段と、該記憶手段に書込
まれた複数ビットが所定値に一致したか否かを判別する
判別手段と、前記レジスタに前記データを書込む指令を
発生する手段と、を具備し、前記記憶手段に書込まれた
複数ビットが前記所定値と一致し且つ前記指令が発生し
たときのみ前記レジスタに前記データを書込むように構
成する。
本発明はレジスタのアクセス装置、特に、レジスタアク
セスの保護の改良に関する。
セスの保護の改良に関する。
第4図は本発明に係るレジスタのアクセス装置が適用さ
れる信号処理システムのブロック回路図である。第十図
において、信号処理のために2つの信号処理部すなわち
現用信号処理部11Aおよび予備用信号処理部11Bを
設け、現用信号処理部11Aに障害が発生した場合には
スイッチ12 、13により予備用信号処理部11Bに
切替えることにより、あるいは現用信号処理部11Aの
障害が解消された場合にもスイッチ12 、13により
現用信号処理部11Aに切替えることにより信号処理シ
ステムの信顧性を向上させている。このため、現用信号
処理部11A、予備用信号処理部11Bの障害発生の有
無が障害監視部14によって監視されている。すなわち
、この監視結果に応して障害監視部14はレジスタ回路
15 、16にデータを書込むことによりスイッチ12
、13を、図中、上側(A)もしくは下側(B)にf
引例させている。
れる信号処理システムのブロック回路図である。第十図
において、信号処理のために2つの信号処理部すなわち
現用信号処理部11Aおよび予備用信号処理部11Bを
設け、現用信号処理部11Aに障害が発生した場合には
スイッチ12 、13により予備用信号処理部11Bに
切替えることにより、あるいは現用信号処理部11Aの
障害が解消された場合にもスイッチ12 、13により
現用信号処理部11Aに切替えることにより信号処理シ
ステムの信顧性を向上させている。このため、現用信号
処理部11A、予備用信号処理部11Bの障害発生の有
無が障害監視部14によって監視されている。すなわち
、この監視結果に応して障害監視部14はレジスタ回路
15 、16にデータを書込むことによりスイッチ12
、13を、図中、上側(A)もしくは下側(B)にf
引例させている。
従来、レジスタ回路15 、16の書込むアクセスは別
のレジスタに数ビットのキーコードを書込んだ後に行う
ようにし、これにより、障害監視部14のCPUの暴走
等による誤書込みアクセスを防止していた。
のレジスタに数ビットのキーコードを書込んだ後に行う
ようにし、これにより、障害監視部14のCPUの暴走
等による誤書込みアクセスを防止していた。
しかしながら、上述のレジスタのアクセス方法において
も、CPUの暴走等により偶然に上述のキーコードが書
込まれることがあり、この場合には、やはりレジスタ回
路のレジスタの誤書込みが行われ、レジスタのアクセス
保護が不完全であるという課題があった。
も、CPUの暴走等により偶然に上述のキーコードが書
込まれることがあり、この場合には、やはりレジスタ回
路のレジスタの誤書込みが行われ、レジスタのアクセス
保護が不完全であるという課題があった。
従って、本発明の目的は、レジスタのアクセス保護をよ
り完全にしたレジスタのアクセス装置を提供することに
ある。
り完全にしたレジスタのアクセス装置を提供することに
ある。
C課題を解決するための手段〕
上述の課題を解決するための手段は第1A図、第1B図
に示される。
に示される。
第1A図においては、記憶手段2には複数ビ・ントD
+〜D、が書込まれる。また、記憶手段2に書込まれた
複数ビットD1〜D、が所定値たとえば“110”に一
致したか否かを判別する。他方、指令手段はレジスタ1
にデータD0を書込む指令CSIを発生する。この結果
、記憶手段2に書込まれたデータD1〜D3が所定値“
110”と一致し且つ指令CSIが発生したときのみレ
ジスタ1にデータD0を書込むようにした。
+〜D、が書込まれる。また、記憶手段2に書込まれた
複数ビットD1〜D、が所定値たとえば“110”に一
致したか否かを判別する。他方、指令手段はレジスタ1
にデータD0を書込む指令CSIを発生する。この結果
、記憶手段2に書込まれたデータD1〜D3が所定値“
110”と一致し且つ指令CSIが発生したときのみレ
ジスタ1にデータD0を書込むようにした。
また、記憶手段2に書込まれた複数ピッ) D +〜D
3が所定値“110”と一致し且つ指令C31が発生し
たときには、記憶手段2をリセットするようにもした。
3が所定値“110”と一致し且つ指令C31が発生し
たときには、記憶手段2をリセットするようにもした。
さらに、第1B図においては、シフトレジスタ2′には
、複数ビットD+〜D3がシリアルに書込まれる。この
シフトレジスタ2′はシフト指令C8によって常にシフ
トされる。判別手段3′はシフトレジスタに書込まれた
複数ビットD、〜D。
、複数ビットD+〜D3がシリアルに書込まれる。この
シフトレジスタ2′はシフト指令C8によって常にシフ
トされる。判別手段3′はシフトレジスタに書込まれた
複数ビットD、〜D。
が所定値たとえば“110”、“101”に一致したか
否かを判別する。この結果、シフトレジスタ2′に書込
まれた複数ビットD1〜D3が所定値に一致したときに
は、所定値“110“あるいは“101″に対応したデ
ータたとえば“0″もしくは“l”をレジスタ1′に書
込むようにした。
否かを判別する。この結果、シフトレジスタ2′に書込
まれた複数ビットD1〜D3が所定値に一致したときに
は、所定値“110“あるいは“101″に対応したデ
ータたとえば“0″もしくは“l”をレジスタ1′に書
込むようにした。
〔作 用]
第1A図に示す手段によれば、記憶手段2に所定の複数
ビットが書込まれた上で書込み指令CSIが発生したと
きのみレジスタのアクセスが行われるのでレジスタの誤
書込みがより少なくなる。さらに、記憶手段をレジスタ
書込み後リセットすることによりレジスタの誤書込みは
さらに少なくなる。
ビットが書込まれた上で書込み指令CSIが発生したと
きのみレジスタのアクセスが行われるのでレジスタの誤
書込みがより少なくなる。さらに、記憶手段をレジスタ
書込み後リセットすることによりレジスタの誤書込みは
さらに少なくなる。
第1B図の手段によれば、シフトレジスタ2′の値D1
〜D3が所定値“110”あるいは”101”に瞬時の
み一致する。この結果、判別手段3′はレジスタ1′に
所定値たとえば“1”あるいは“0”を上記瞬時のみ書
込む。
〜D3が所定値“110”あるいは”101”に瞬時の
み一致する。この結果、判別手段3′はレジスタ1′に
所定値たとえば“1”あるいは“0”を上記瞬時のみ書
込む。
第2図は本発明に係るレジスタアクセス装置の第1の実
施例を示すブロック回路図である。第2図において、レ
ジスタ1(たとえばDフリップフロップ)はその出力頁
、Qから切替信号A、Bを発生し、たとえば第4図のス
イッチ12(もしくは13)を上側もしくは下側に傾倒
させる。2はたとえば3ビツトの記憶回路であって、た
とえば第4図の障害監視部14のCPUからのクロック
信号C52に同期してCPUから3ビットデータDI〜
D、を取込む。3は判別回路であって、記憶回路2の記
憶データD、−D、が所定値たとえば“100”と一致
したか否かを判別する。この結果、判別回路3は記憶回
路2のデータD I−D xが所定値“100”と一致
したときにハイレベル(“1”)の出力を発生する。4
はアンド回路、5はアンド回路4の出力ENの立上りを
検出する立上り検出回路である。
施例を示すブロック回路図である。第2図において、レ
ジスタ1(たとえばDフリップフロップ)はその出力頁
、Qから切替信号A、Bを発生し、たとえば第4図のス
イッチ12(もしくは13)を上側もしくは下側に傾倒
させる。2はたとえば3ビツトの記憶回路であって、た
とえば第4図の障害監視部14のCPUからのクロック
信号C52に同期してCPUから3ビットデータDI〜
D、を取込む。3は判別回路であって、記憶回路2の記
憶データD、−D、が所定値たとえば“100”と一致
したか否かを判別する。この結果、判別回路3は記憶回
路2のデータD I−D xが所定値“100”と一致
したときにハイレベル(“1”)の出力を発生する。4
はアンド回路、5はアンド回路4の出力ENの立上りを
検出する立上り検出回路である。
第2図においては、記憶回路2のデータD1〜D3が所
定値“110”とならない場合には、たとえCPUから
書込み指令C31が発生しても、アンド回路4の出力E
Nはローレベル(“0”)に保持され、従って、レジス
タ1の書込みアクセスは行われない。逆に、CPUから
書込み指令C5Iが発生しなければ、たとえ記憶回路2
のデータD、−D3が所定値“110”と一致しても、
アンド回路4の出力ENはやはりローレベル(“0”)
に保持されるのでレジスタ1の書込みアクセスは行われ
ない。これにより、CPUの暴走等による誤書込みアク
セスは防止される。
定値“110”とならない場合には、たとえCPUから
書込み指令C31が発生しても、アンド回路4の出力E
Nはローレベル(“0”)に保持され、従って、レジス
タ1の書込みアクセスは行われない。逆に、CPUから
書込み指令C5Iが発生しなければ、たとえ記憶回路2
のデータD、−D3が所定値“110”と一致しても、
アンド回路4の出力ENはやはりローレベル(“0”)
に保持されるのでレジスタ1の書込みアクセスは行われ
ない。これにより、CPUの暴走等による誤書込みアク
セスは防止される。
他方、記憶回路2のデータD、−D3が所定値“110
”と一致し且つCPUからの指令C5Iがあった場合に
は、アンド回路4の出力ENはハイレベル(“1”)と
なり、従って、CPUからのデータD0がレジスタ1に
記憶されることになる。つまり、レジスタ1の正規の書
込みアクセスが行われる。
”と一致し且つCPUからの指令C5Iがあった場合に
は、アンド回路4の出力ENはハイレベル(“1”)と
なり、従って、CPUからのデータD0がレジスタ1に
記憶されることになる。つまり、レジスタ1の正規の書
込みアクセスが行われる。
しかも、立上り検出回路5がアンド回路4の出力ENの
立上りを検出するので、記憶回路2の記憶データ(“1
10”)はリセットされる。従って、上記正規の書込み
アクセス直後の誤書込みアクセスも防止できる。
立上りを検出するので、記憶回路2の記憶データ(“1
10”)はリセットされる。従って、上記正規の書込み
アクセス直後の誤書込みアクセスも防止できる。
第3図は本発明に係るレジスタアクセス装置の第2の実
施例を示すブロック回路図である。第3図において、レ
ジスタ1′ (たとえばRSフリップフロップ)はその
出力−iW、Qより切替信号A。
施例を示すブロック回路図である。第3図において、レ
ジスタ1′ (たとえばRSフリップフロップ)はその
出力−iW、Qより切替信号A。
Bを発生する。この切替信号A、Bはたとえば第4図の
スイッチ12 、13の制御に用いられる。2はたとえ
ば3ビツトのシフトレジスタであって、たとえば第4図
の障害監視部14のCPUからのクロック信号C3に同
期してCPUからのデータD1〜D3をシリアルに取込
む、3′はシフトレジスタ2′の値が所定値たとえば“
110”および“101”に一致しているか否かを判別
するデコーダである。
スイッチ12 、13の制御に用いられる。2はたとえ
ば3ビツトのシフトレジスタであって、たとえば第4図
の障害監視部14のCPUからのクロック信号C3に同
期してCPUからのデータD1〜D3をシリアルに取込
む、3′はシフトレジスタ2′の値が所定値たとえば“
110”および“101”に一致しているか否かを判別
するデコーダである。
第3図においては、シフトレジスタ2′の値が”110
”に一致した場合には、デコーダ3′はその2つの出力
Q、、Q、から1”、“0”を発生し、レジスタ1′に
“0″を書込み(つまりフリップフロップをリセットし
)、切替信号Aを選択する。
”に一致した場合には、デコーダ3′はその2つの出力
Q、、Q、から1”、“0”を発生し、レジスタ1′に
“0″を書込み(つまりフリップフロップをリセットし
)、切替信号Aを選択する。
他方、シフトレジスタ2′の値が“101”に一致した
場合には、デコーダ3′はその2つの出力Ql+Q2か
ら“0”、“1”を発生し、レジスタ1′に′“0”を
書込み(つまりフリップフロップをセットし)、切替信
号Bを選択する。すなわち、シフトレジスタ2′の値が
“110”もしくは”101”でない限り、デコーダ3
′はその出力Q、、Q、を“0″、“0”に保持し、レ
ジスタ1′の書込みアクセスが行われることはない。こ
れにより、CPUの暴走等によるレジスタ1′の誤書込
みアクセスは防止できる。
場合には、デコーダ3′はその2つの出力Ql+Q2か
ら“0”、“1”を発生し、レジスタ1′に′“0”を
書込み(つまりフリップフロップをセットし)、切替信
号Bを選択する。すなわち、シフトレジスタ2′の値が
“110”もしくは”101”でない限り、デコーダ3
′はその出力Q、、Q、を“0″、“0”に保持し、レ
ジスタ1′の書込みアクセスが行われることはない。こ
れにより、CPUの暴走等によるレジスタ1′の誤書込
みアクセスは防止できる。
また、シフトレジスタ2′のシフトクロック信号C3は
常にCPUから出力されており、この結果、シフトレジ
スタI′の値は上記所定値となった直後に他の値に変更
される。つまり、第2図の第1の実施例における立上り
検出回路5のリセット動作も第2の実施例でサポートさ
れている。従って、これにより、さらにCPUの暴走等
による誤書込みアクセスが防止できる。
常にCPUから出力されており、この結果、シフトレジ
スタI′の値は上記所定値となった直後に他の値に変更
される。つまり、第2図の第1の実施例における立上り
検出回路5のリセット動作も第2の実施例でサポートさ
れている。従って、これにより、さらにCPUの暴走等
による誤書込みアクセスが防止できる。
なお、本発明に係るレジスタアクセス装置は第4図に示
す信号処理システム以外にも適用し得る。
す信号処理システム以外にも適用し得る。
また、第2図、第3図におけるレジスタ1,1′は1ビ
ツト構成に限定されるものではなく、2ビット以上の場
合にも本発明は適用し得る。さらに、第2図、第3図の
記憶回路2、シフトレジスタ2′も、3ビツト以外のビ
ット数構成にしてもよい。
ツト構成に限定されるものではなく、2ビット以上の場
合にも本発明は適用し得る。さらに、第2図、第3図の
記憶回路2、シフトレジスタ2′も、3ビツト以外のビ
ット数構成にしてもよい。
〔発明の効果]
以上説明したように本発明によれば、CPUの暴走等に
よるレジスタの誤書込みアクセスは大幅に防止できる。
よるレジスタの誤書込みアクセスは大幅に防止できる。
第1A図、第1B図は本発明の基本構成を示すブロック
回路図、 第2図は本発明に係るレジスタアクセス装置の第1の実
施例を示すブロック回路図、 第3図は本発明に係るレジスタアクセス装置の第2の実
施例を示すブロック回路図、 第4図は本発明が適用される信号処理システムを示すブ
ロック回路図である。 1.1′・・・レジスタ、 2・・・記憶回路、2
′・・・シフトレジスタ、 3・・・判別回路、3′
・・・デコーダ、 5・・・立上り検出回路。
回路図、 第2図は本発明に係るレジスタアクセス装置の第1の実
施例を示すブロック回路図、 第3図は本発明に係るレジスタアクセス装置の第2の実
施例を示すブロック回路図、 第4図は本発明が適用される信号処理システムを示すブ
ロック回路図である。 1.1′・・・レジスタ、 2・・・記憶回路、2
′・・・シフトレジスタ、 3・・・判別回路、3′
・・・デコーダ、 5・・・立上り検出回路。
Claims (1)
- 【特許請求の範囲】 1、レジスタ(1)を書込みアクセスするためのレジス
タアクセス装置において、 複数ビット(D_1〜D_3)が書込まれる記憶手段(
2)と、 該記憶手段に書込まれた複数ビットが所定値に一致した
か否かを判別する判別手段(3)と、前記レジスタに前
記データを書込む指令(CS1)を発生する指令手段と
、 を具備し、 前記記憶手段に書込まれた複数ビットが前記所定値と一
致し且つ前記指令が発生したときのみ前記レジスタに前
記データを書込むようにしたことを特徴とするレジスタ
アクセス装置。 2、前記記憶手段に書込まれた複数ビットが前記所定値
と一致し且つ前記指令が発生したときに前記記憶手段を
リセットするようにした請求項1に記載のレジスタアク
セス装置。3、レジスタ(1′)を書込みアクセスする
ためのレジスタアクセス装置において、 複数ビット(D_1〜D_3)がシリアルに書込まれる
シフトレジスタ(2′)と、 該シフトレジスタを常にシフトするためのシフト指令(
CS)を発生する指令手段と、 前記シフトレジスタに書込まれた複数ビットが所定値に
一致したか否かを判別する判別手段(3)と、 前記シフトレジスタに書込まれた複数ビットが前記所定
値に一致したときに該所定値に対応したデータ(たとえ
ば“0”もしくは“1”)を前記レジスタに書込むよう
にしたことを特徴とするレジスタアクセス装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2283044A JPH04156641A (ja) | 1990-10-20 | 1990-10-20 | レジスタアクセス装置 |
DE69119351T DE69119351T2 (de) | 1990-10-20 | 1991-10-18 | System zur Schaltsteuerung zwischen Normal und Ersatz |
EP91117830A EP0482527B1 (en) | 1990-10-20 | 1991-10-18 | A normal to spare switching control system |
US07/778,544 US5218606A (en) | 1990-10-20 | 1991-10-18 | Current-spare switching control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2283044A JPH04156641A (ja) | 1990-10-20 | 1990-10-20 | レジスタアクセス装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04156641A true JPH04156641A (ja) | 1992-05-29 |
Family
ID=17660488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2283044A Pending JPH04156641A (ja) | 1990-10-20 | 1990-10-20 | レジスタアクセス装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5218606A (ja) |
EP (1) | EP0482527B1 (ja) |
JP (1) | JPH04156641A (ja) |
DE (1) | DE69119351T2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR930008680B1 (ko) * | 1991-05-15 | 1993-09-11 | 김덕우 | 이상검출표시 회로가 내장된 반도체 소자 |
US5504859A (en) * | 1993-11-09 | 1996-04-02 | International Business Machines Corporation | Data processor with enhanced error recovery |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1434186A (en) * | 1972-04-26 | 1976-05-05 | Gen Electric Co Ltd | Multiprocessor computer systems |
AU551032B2 (en) * | 1981-03-31 | 1986-04-17 | British Telecommunications Public Limited Company | Safety arrangement in computer control system |
US4823256A (en) * | 1984-06-22 | 1989-04-18 | American Telephone And Telegraph Company, At&T Bell Laboratories | Reconfigurable dual processor system |
JP2700640B2 (ja) * | 1986-09-24 | 1998-01-21 | 日立超エル・エス・アイ・エンジニアリング 株式会社 | 半導体記憶装置 |
FR2611401B1 (fr) * | 1987-02-26 | 1989-05-05 | Thomson Semiconducteurs | Procede de test d'adressage pour une memoire integree et dispositif de mise en oeuvre du procede |
JPS63298888A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | メモリアクセス方式 |
-
1990
- 1990-10-20 JP JP2283044A patent/JPH04156641A/ja active Pending
-
1991
- 1991-10-18 EP EP91117830A patent/EP0482527B1/en not_active Expired - Lifetime
- 1991-10-18 DE DE69119351T patent/DE69119351T2/de not_active Expired - Fee Related
- 1991-10-18 US US07/778,544 patent/US5218606A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5218606A (en) | 1993-06-08 |
EP0482527B1 (en) | 1996-05-08 |
EP0482527A2 (en) | 1992-04-29 |
DE69119351D1 (de) | 1996-06-13 |
EP0482527A3 (en) | 1993-01-07 |
DE69119351T2 (de) | 1996-10-10 |
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