JPH04120938A - アドレス・コントロール・メモリの自己診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信、データ伝送などに用いる伝送装置
に関し、特に伝送装置内で回線接続を行うとき時間スイ
ッチのアドレスを与えるアトルス・コントロール・メモ
リの自己診断回路に関するものである。

〔従来の技術〕

データ通信、データ伝送などに用いる伝送装置には、伝
送装置内で回線接続を行うとき時間スイッチのアドレス
を与えるためのアドレス・コントロール・メモリ（以下
、ＡＣＭと記す）が設けられている。このＡＣＭの自己
診断回路として従来はパリティチエツク回路が用いられ
ていた。すなわち従来はパリティチエツク回路により、
ＡＣＭにデータを書き込むときは、あらかじめｍビット
（ｍは整数）のデータに対してｌピントのパリティビッ
トを付加してメモリに書き込む。そしてＡＣＭからデー
タを読み出すときは、ＡＣＭから読み出されたｍビット
のデータに対するパリティ演算の結果と、ＡＣＭから読
み出されたパリティビットとを比較し、その結果により
メモリエラーの有無を判定する。

〔発明が解決しようとする課題〕

しかしこのように自己診断回路としてパリティチエツク
回路を用いた場合には、ＡＣＭに書き込まれたｍビット
のデータに対して付加するパリティビットは１ビットで
ある。したがってデータの検証時に比較する信号はＯか
１かの２種類しかなく、ＡＣＭから読み出されたデータ
のｍビットの内、複数のビットにエラーが発生し、しか
もその数が偶数の場合には、エラーの発生を検出できな
い。

本発明の目的は、このような問題を解決し、ＡＣＭから
読み出されたデータの複数のビン１−にエラーが発生し
、しかもその数が偶数の場合にも、エラーの発生を検出
できるＡＣＭの自己診断回路を提供することにある。

〔課題を解決するための手段〕

本発明は、伝送装置内で回線接続を行うとき時間スイッ
チのアドレスを与えるアドレス・コントロール・メモリ
の自己診断回路において、所定ビット数のデータを出力
する第１および第２のアドレス・コントロール・メモリ
と、所定の選択信号にもとづいて前記第１および第２の
アドレス・コントロール・メモリが出力する前記データ
から所定ビット数のデータをそれぞれ選択して出力する
第１および第２のセレクタと、これら第１および第２の
セレクタがそれぞれ出力する前記データを比較し、比較
結果を表す信号を出力する比較器とを備えたことを特徴
とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明によるＡＣＭの自己診断回路の一実施例
を示すブロック図である。この自己診断回路は０系ＡＣ
Ｍ３および１系ＡＣＭ７を備え、各ＡＣＭから読み出さ
れた２７ビツ）（ｎは整数）の０系および１系データ４
，８はそれぞれ０系セレクク１および１系セレクタ６に
出力される。０系セレクタ１はｎビットの入力データ選
択信号２にもとづき、０系ＡＣＭ３から読み出された２
″ビットのデータ４から１ビットの０系ＡＣＭ比較対象
データ５を抽出して出力し、１系セレクク６はｎピッ１
〜の入力データ選択信号２にもとづき、０系ＡＣＭ７か
ら読み出された２″ビットのデータ８から１ビットの１
系ＡＣＭ比較対象データ９を抽出して出力する。比較器
１０は各セレクタが抽出したデータ５，９を比較し、そ
れらが一致するか否かを示すエラー監視信号１１を出力
する。

すなわちセレクタ１，６はそれぞれ入力データ選択信号
２にもとづき、ＡＣＭ３．７から読み出された２″ビッ
トのデータ４，８より１ビットの比較対象データ５，９
を抽出する。これらセレクタ１，６が抽出した２つのデ
ータ５，９は比較器１０により比較され、比較器１０は
２つのデータが一致するか否かを表すエラー監視信号１
１を出力する。

そしてＡＣＭ３．７から正しいデータが出力される限り
２つのデータは一致するので、比較器１０はエラーのな
いことを示すエラー監視信号１１を出力するが、ＡＣＭ
３．７から読み出されたデータのいずれかにエラーがあ
り、そのためデータ５．９のどちらかにエラーがある場
合には２つのデータ５．９が一致せず、比較器１０はエ
ラーの発生を示すエラー監視信号１１を出力する。また
、ＡＣＭ３゜７から読み出されたデータ４．８の両方に
エラーがある場合でも、両データのエラー状態が全く同
じでない限り、比較結果は不一致となり、比較器１０は
エラーの発生を示す信号１１を出力する。

〔発明の効果〕

以上説明したように本発明は、伝送装置内で回線接続を
行うとき時間スイッチのアドレスを与えるアドレス・コ
ントロール・メモリの自己診断回路において、所定ビッ
ト数のデータを出力する第１および第２のアドレス・コ
ントロール・メモリと、所定の選択信号にもとづいて第
１および第２のアドレス・コントロール・メモリが出力
するデータから所定ビット数のデータをそれぞれ選択し
て出力する第１および第２のセレクタと、これら第１お
よび第２のセレクタがそれぞれ出力するデータを比較し
、比較結果を表す信号を出力する比較器とを備えている
。

したがって本発明のアドレス・コン１−ロール・メモリ
の自己診断回路は、アドレス・コントロー・メモリから
読み出されたデータにエラーが発生しているにもかかわ
らず、パリティチエツク回路ではエラーが検出されない
場合でも、冗長系を構成するアドレス・コントロール・
メモリの一方から正常なデータが読み出されるなら、ア
ドレス・コントロール・メモリのエラーを確実に検出す
ることができる。また、アドレス・コントロール・メモ
リの両方にエラーが発生している場合でも、両系のエラ
ー状態が全く同しでない限り、エラーを検出できる。す
なわち本発明により、従来のパリティチエツク回路を用
いた場合にくらべ、はるかに確実性の高いエラー監視が
可能となる。

【図面の簡単な説明】

第１図は本発明によるアドレス・コントロール・メモリ
の自己診断回路の一実施例を示すブロック図である。 ■・・・・ ３・・・・ ・０系セレクタ ・０系アドレス・コントロール・ メモリ ・１系セレクタ ・１系アドレス・コントロール・ メモリ ・比較器 １０・

Claims (2)

【特許請求の範囲】
1. （１）伝送装置内で回線接続を行うとき時間スイッチの
   アドレスを与えるアドレス・コントロール・メモリの自
   己診断回路において、 所定ビット数のデータを出力する第１および第２のアド
   レス・コントロール・メモリと、 所定の選択信号にもとづいて前記第１および第２のアド
   レス・コントロール・メモリが出力する前記データから
   所定ビット数のデータをそれぞれ選択して出力する第１
   および第２のセレクタと、これら第１および第２のセレ
   クタがそれぞれ出力する前記データを比較し、比較結果
   を表す信号を出力する比較器とを備えたことを特徴とす
   るアドレス・コントロール・メモリの自己診断回路。
2. （２）前記第１および第２のセレクタは、前記所定の選
   択信号にもとづいて前記第１および第２のアドレス・コ
   ントロール・メモリが出力する前記データから１ビット
   のデータをそれぞれ選択して出力するセレクタであるこ
   とを特徴とする請求項１記載のアドレス・コントロール
   ・メモリの自己診断回路。