JPS6220047A

JPS6220047A - 記憶素子

Info

Publication number: JPS6220047A
Application number: JP15976385A
Authority: JP
Inventors: Toshihiko Sato; 敏彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-07-19
Filing date: 1985-07-19
Publication date: 1987-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、情報処理システムの記憶袋ｆｉＫ使用される
記憶素子に関する。

（従来の技術）近年、情報処理システムにおける記憶装置ではデータ信
号に含まれる１ビツトの誤りを訂正し、２ビツトの誤り
を検出する誤り訂正符号を用いる方式が一般化しておジ
、使用される記憶素子が複数ワード×１ビットの構成の
場合には、１個の記憶素子の故障を救済できるようにし
て信頼度を向上している。

しかしながら、従来の記憶装置に使用されているこの種
の記憶素子は、アドレス信号の誤ジ検出機能を備えてい
ないため、記憶素子へ到達する間にアドレス信号系に障
害がある場合には誤ったアドレスの記憶情報を読出すこ
とになる。

一般に、記憶装置におけるデータは１番地が複数ビット
から成るため、アドレス信号系に障害がある場合には複
数ビットのデータが誤ることになり、上記誤り訂正符号
を用いた場合であっても２ビツトの誤りとして検出され
ない場合があり、誤ったデータを情報処理システムが使
用してしまうことになる。

上記問題点を防ぐには記憶素子の直前のアドレス分配回
路で誤り全検出するように手段を設けることが著見られ
るが、記憶装置には非常に多くの記憶素子が使用され、
アドレス分配回路も多く使用する必要があるため、誤り
検出手段のハードウェア量が多くなるため、従来から記
憶装置には上記方式が採用されていない。

（発明が解決しようとする問題点）上述した従来の記憶素子にはアドレス信号の誤フ検出機
能を備えていないため、記憶装置のアドレス系に障害が
あった場合には、誤ったアドレスの記憶情報全読出した
場合でも誤りとして検出されない場合があり、誤ったデ
ータを情報処理システムで使用してしまりと云う欠点が
ある。

本発明の目的は、アドレス信号の誤り検出を行うととも
に、書込み動作時には誤り検出出力をデータ出力信号と
して送出し、読出し動作時には記憶セル群からの記憶情
報をデータ出力信号として送出することによジ上記欠点
を除去し、誤ったデータを使用することがないように構
成した記憶素子を提供することにある。

（問題点を解決するための手段）本発明による記憶素子は記憶セル群と、アドレスデコー
ダと、書込み制御回路と、誤り検出回路と、出力選択回
路とを具備して構成したものである。

記憶セル群は複数の番地を備え、情＊全上記番地へそれ
ぞれ記憶するためのものである。

アドレスデコーダは、アドレス信号に応じて上記記憶セ
ル群のいずれかひとつの番地全選択するためのものであ
る。

書込み制御回路は選択されたひとつの番地へ情報を書込
むか、あるいは選択されたひとつの番地から記憶されて
いる情報を読出して出力するかを指定するためのもので
ある。

誤り検出回路はアドレス信号に誤ジ検出ピットを付加し
、誤り検出ビットを含むアドレス信号に誤りがあるか否
かを検出するためのものである。

出力選択回路は、書込み制御回路によって書込みが指定
されている状態で、記憶セル群の情報全出力する代ジに
誤り検出回路の出力を送出するためのものである。

（実　施　例）次に、本発明について図面を参照して説明する。

第１図は、本発明による記憶素子の一実施例を示すブロ
ック図である。第１図において、１は記憶素子、１５は
誤ジ検出回路、１６はアドレスデコーダ、１７はデータ
入力バッファ、１８は書込み制御回路、１９はチップ制
御回路、２０は記憶セル群、２１は読出し選択回路、２
２は出力選択回路である。

第１図において、本発明による記憶素子１は２進情報を
記憶するための記憶セル群２０と、誤り検出ビットを含
むアドレスＭ号を信号線１０から入力し、記憶セル群２
０のひとつの番地を選択するためのアドレスデコーダ１
６と、信号線１０上のアドレス信号に誤フがあるか否か
を検出するための誤９検出回路】５と、記憶素子１の動
作を起動するチップ指定信号を信号線１３により入力し
て記憶素子１の内部の各ブロックを制御するためのチッ
プ制御回路１９と、書込み／読出し動作を指定する書込
み指定信ｇ？、信号線１２により入力して書込み動作全
制御するための書込み制御回路１８と、書込み動作時の
書込みデータであるデータ入力信号全信号線１１により
入力して記憶素子群２０へ送出するためのデータ入力バ
ッファ】７と、記憶素子群２０から複数個の記憶情ａを
入力し、選択されたひとつの番地の記憶情轍を出力する
ための読出し選択回路２１と、信号線１２上の書込み指
定信号が読出し状態の場合には読比し選択回路２１の出
力をデータ出力信号線１４へ送出し、書込み状態の場合
には誤り検出回路１５の出力をデータ出力信号線１４へ
送出するための出力選択回路２２とから成る。

第１図において、本発明による記憶素子１は誤り検出ビ
ットを含むアドレス信号（信号線１０上）に誤りがある
か否かを誤り検出回路１５で検出゛し、書込み動作でデ
ータ出力信号線１４上の情報を使用していない場合には
誤り検出回路１５の出力をデータ出力信号線１４へ送出
する。

一般の記憶装置においては書込み動作時に読出しデータ
系バスを使用していないため、本発明による記憶素子を
使用することにより記憶装置のひとつの番地に相当する
複数個の誤り検出結果を容易に選択できるため、記憶装
置として誤ジの有無を判別する回路量が非常に少なくて
よいことになる。また、記憶装置の１番地に相当する複
数個の記憶素子におけるアドレス信号の誤ジ検出結果が
得られるため、アドレス系回路の障害箇所を診断するの
が容易になる。

（発明の効果）以上説明したように本発明は、アドレス信号の誤り検出
を行うとともに、賽込み動作時には誤ジ検出出力をデー
タ出力信号として送出し、読出し動作時には記憶セル群
からの記憶情報をデータ出力信号として送出することに
より、アドレス信号における誤りの有無を検出してデー
タ出力信号線に送出することかでき、本発明による記憶
素子を使用した記憶装置においてはアドレス系の障害を
少ない量のハードウェアで容易に検出でき、誤ったデー
タを情報処理システムで使用するのを避けることができ
ると云う効果がある。また、記憶装置のアドレス系の障
害箇所を容易に指摘することができると云う効果もある
。

【図面の簡単な説明】

第１図は、本発明による記憶素子の一実施例を示すブロ
ック図である。ｌ・・・記憶素子　　１５・・・誤９検出回路１６・・
・アドレスデコーダ１７・・・データ人力バッファ１８・・・書込み制御回路１９・・・チップ制御回路　　２ｏ・・・記憶セル群２
１・・・読出し選択回路２２・・・出力選択回路１０〜１４・・・信号線

Claims

【特許請求の範囲】

複数の番地を備えて情報を前記番地へそれぞれ記憶する
ための記憶セル群と、アドレス信号に応じて前記記憶セ
ル群のいずれかひとつの番地を選択するためのアドレス
デコーダと、前記選択されたひとつの番地へ前記情報を
書込むか、あるいは前記選択されたひとつの番地から前
記情報を読出して出力するかを指定するための書込み制
御回路と、前記アドレス信号に誤り検出ビットを付加し
、前記誤り検出ビットを含むアドレス信号に誤りがある
か否かを検出するための誤り検出回路と、前記書込み制
御回路が書込みを指定している状態で、前記記憶セル群
の前記情報を出力する代りに前記誤り検出回路の出力を
送出するための出力選択回路とを具備して構成したこと
を特徴とする記憶素子。