JPS60188000A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPS60188000A JPS60188000A JP59044412A JP4441284A JPS60188000A JP S60188000 A JPS60188000 A JP S60188000A JP 59044412 A JP59044412 A JP 59044412A JP 4441284 A JP4441284 A JP 4441284A JP S60188000 A JPS60188000 A JP S60188000A
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- JP
- Japan
- Prior art keywords
- error correction
- data
- output
- correction signal
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は読み出し専用メモリ（以下ＲＯＭと記す）に関
し、特に記憶しているデータの一部を冗長ビットとして
使用して、記憶データの一部に誤シを生じても修正が可
能な誤シ修正回路を内蔵する読み出し専用メモリに関す
る。
し、特に記憶しているデータの一部を冗長ビットとして
使用して、記憶データの一部に誤シを生じても修正が可
能な誤シ修正回路を内蔵する読み出し専用メモリに関す
る。
（従来技術）
ＲＯＭは、電子計算機のプログラム格納、データ格納等
に広く使用されている。近年半導体の集積度が上がるに
つれて、１チツプのＲＯＭに格納できるデータ賛はます
ます増大の傾向にある。わずかな誤りがあっても、その
チップは不良となるので、ｌチップ当りに記憶している
データ量が多くなると不良率も高くなってくる。そこで
記憶しているデータの一部を冗長ビットとして誤勺修正
のために使用して、記憶データの一部に誤りが生じても
修正が可能となる誤フ修正回路をＲＯＭに内蔵させる事
が行なわれる様になっている。その例を第１図に示す。
に広く使用されている。近年半導体の集積度が上がるに
つれて、１チツプのＲＯＭに格納できるデータ賛はます
ます増大の傾向にある。わずかな誤りがあっても、その
チップは不良となるので、ｌチップ当りに記憶している
データ量が多くなると不良率も高くなってくる。そこで
記憶しているデータの一部を冗長ビットとして誤勺修正
のために使用して、記憶データの一部に誤りが生じても
修正が可能となる誤フ修正回路をＲＯＭに内蔵させる事
が行なわれる様になっている。その例を第１図に示す。
第１図の例は長さ７のハミング符号を使用したＲＯＭを
示すものであり、データとして４ピツト。
示すものであり、データとして４ピツト。
冗長ビット（チェックビット）として３ビツトよりなる
７ビツトのビット列である。かかるビット列をＸ１＋
ＸＩＩ ＸＩｌ＋ Ｘ４＋ ＸＩｌ＋ Ｘ６＋ Ｘフ
とすればデータビットはＸＢ ＋ ”６ ＋ ｘ、、
ｌ ｘ７であり冗長ビットはＸｌ ｌ Ｘｌ ＋ ｘ４
である。しかしてＧ、＝（ｘ、、ｘＢ、ｘｌ、、ｘ７）
＋ ０２ ” （Ｘｌ ＋ Ｘｍ 、Ｘ８ ＋ Ｘｔ
） ＨＧ８ ” （Ｘ４ ＋ ＸＩＩ Ｈｘａ ｌ
ｘ７ ）で示されるビットグループＧ、、Ｇ、およびＧ
、が偶数パリティになる様に冗長ピッ） Ｘｌ ＋ Ｘ
ｔ ＋ Ｘ４が定められている。したがってビットグル
ープＧ、、Ｇ、。
７ビツトのビット列である。かかるビット列をＸ１＋
ＸＩＩ ＸＩｌ＋ Ｘ４＋ ＸＩｌ＋ Ｘ６＋ Ｘフ
とすればデータビットはＸＢ ＋ ”６ ＋ ｘ、、
ｌ ｘ７であり冗長ビットはＸｌ ｌ Ｘｌ ＋ ｘ４
である。しかしてＧ、＝（ｘ、、ｘＢ、ｘｌ、、ｘ７）
＋ ０２ ” （Ｘｌ ＋ Ｘｍ 、Ｘ８ ＋ Ｘｔ
） ＨＧ８ ” （Ｘ４ ＋ ＸＩＩ Ｈｘａ ｌ
ｘ７ ）で示されるビットグループＧ、、Ｇ、およびＧ
、が偶数パリティになる様に冗長ピッ） Ｘｌ ＋ Ｘ
ｔ ＋ Ｘ４が定められている。したがってビットグル
ープＧ、、Ｇ、。
Ｇ、がすべて偶数パリティのときのみデータ誤りがなく
、何れか１つのビットグループでも奇数パリティのとき
には誤シが発生したことになυパリティチェックにより
誤りを検出することができる。
、何れか１つのビットグループでも奇数パリティのとき
には誤シが発生したことになυパリティチェックにより
誤りを検出することができる。
さらにビットグループＧ、、Ｇ、およびＧｓ のパリテ
ィチェックを行ない偶数パリティのときは０．奇数パリ
ティのときはｌと右から順に表はした２進数が誤りのあ
るビット位置を示すこととなる。上述のパリティチェッ
クの結果が０１１となったときには第３ビットｘ、が誤
９であることを示しこの情報に基すいて誤９訂正ができ
る。
ィチェックを行ない偶数パリティのときは０．奇数パリ
ティのときはｌと右から順に表はした２進数が誤りのあ
るビット位置を示すこととなる。上述のパリティチェッ
クの結果が０１１となったときには第３ビットｘ、が誤
９であることを示しこの情報に基すいて誤９訂正ができ
る。
第１図の読み出し専用メモリは、データを記憶する記憶
データメモリ１０と、冗長ビットを記憶する冗長データ
メモリ２０と、ビットグループＧ１゜Ｇ、およびＧ３の
偶数パリティチェックを行なう誤り検出回路３０と、誤
り訂正信号を発生する誤り訂正信号発生回路４０と、誤
シ訂正信号によシ訂正する誤シ訂正回路５０と、出力端
子６０とから構成されている。第１図のＲＯＭにおいて
、出力端子６０より記憶データＸ３ ＋ ｘｓ ｌ ｘ
５１ ｘ７が出力されるが、この時出力データがあらか
じめメモリに書込んだものと一致するとそのチップは良
品と判定され、異なるとそのチップは不良と判定されて
しまう。しかし、第１図の例では冗長データメモリ２０
の冗長データＸｓ ＋ Ｘｔ ｒ Ｘ４ ｋ用いて、誤
シ検出回路３０において、記憶データメモリ１０よシ出
力された記憶データｘｓ ＋ ＸＩＴ ＨＸ６＋ ｘ７
中の誤ｐ９有無を各ピッ、トゲループＧ、 、 Ｇ２．
Ｇ、の偶数パリティをチェックし検出している。前記
記憶データｘ３ ＋ ｘｓ ｌ ＸＢ ＋ ｘｌに誤り
があった場合、誤シ訂正信号発生回路４０は誤シ検出回
路３０の２進数出力を受けてデコードし誤まったデータ
に対する論理１、ｔ々る訂正信号を出力する。誤シ訂正
回路５０は前記訂正信号を受け誤まったデータを修正し
出力端子６０よ多正常なデータを出力する。以上の様に
この１例では記憶データに１ビツトの誤りがあった場合
は修正可能であｐｌこれによりわずかな不良を有するチ
ップも良品とする様にして歩留りを向上しようというも
のである。
データメモリ１０と、冗長ビットを記憶する冗長データ
メモリ２０と、ビットグループＧ１゜Ｇ、およびＧ３の
偶数パリティチェックを行なう誤り検出回路３０と、誤
り訂正信号を発生する誤り訂正信号発生回路４０と、誤
シ訂正信号によシ訂正する誤シ訂正回路５０と、出力端
子６０とから構成されている。第１図のＲＯＭにおいて
、出力端子６０より記憶データＸ３ ＋ ｘｓ ｌ ｘ
５１ ｘ７が出力されるが、この時出力データがあらか
じめメモリに書込んだものと一致するとそのチップは良
品と判定され、異なるとそのチップは不良と判定されて
しまう。しかし、第１図の例では冗長データメモリ２０
の冗長データＸｓ ＋ Ｘｔ ｒ Ｘ４ ｋ用いて、誤
シ検出回路３０において、記憶データメモリ１０よシ出
力された記憶データｘｓ ＋ ＸＩＴ ＨＸ６＋ ｘ７
中の誤ｐ９有無を各ピッ、トゲループＧ、 、 Ｇ２．
Ｇ、の偶数パリティをチェックし検出している。前記
記憶データｘ３ ＋ ｘｓ ｌ ＸＢ ＋ ｘｌに誤り
があった場合、誤シ訂正信号発生回路４０は誤シ検出回
路３０の２進数出力を受けてデコードし誤まったデータ
に対する論理１、ｔ々る訂正信号を出力する。誤シ訂正
回路５０は前記訂正信号を受け誤まったデータを修正し
出力端子６０よ多正常なデータを出力する。以上の様に
この１例では記憶データに１ビツトの誤りがあった場合
は修正可能であｐｌこれによりわずかな不良を有するチ
ップも良品とする様にして歩留りを向上しようというも
のである。
しかし、この様な従来回路においては、チップが良品と
なっても、欠陥のない良品であるのか、欠陥があり修正
回路による訂正が行なわれて良品となったのかは判別不
可能という欠点がある。
なっても、欠陥のない良品であるのか、欠陥があり修正
回路による訂正が行なわれて良品となったのかは判別不
可能という欠点がある。
（発明の目的）
本発明の目的は上記欠点を除き、良品となったＲ ＯＭ
中の欠陥の有無を判別可能としたＲＯＭを提供する事に
おる。
中の欠陥の有無を判別可能としたＲＯＭを提供する事に
おる。
（発明の構成）
本発明の回路は、データを格納するデータメモリと、前
記データの誤り訂正に使用する冗長データを格納する冗
長データメモリと、前記データと前記冗長データとの供
給をうけ前記データの誤りを検出する誤υ検出手段と、
前記誤シ検出手段の出力の供給をうけ前記データの中の
誤シの発生しているビットを訂正する誤シ訂正信号を発
生する誤り訂正信号発生手段と、前記誤シ訂正信号によ
ジ前記誤シの発生しているビットを訂正する誤シ訂正手
段と、試験時に前記誤シ訂正信号を抽出する誤シ訂正信
号抽出手段とを含んで構成される。
記データの誤り訂正に使用する冗長データを格納する冗
長データメモリと、前記データと前記冗長データとの供
給をうけ前記データの誤りを検出する誤υ検出手段と、
前記誤シ検出手段の出力の供給をうけ前記データの中の
誤シの発生しているビットを訂正する誤シ訂正信号を発
生する誤り訂正信号発生手段と、前記誤シ訂正信号によ
ジ前記誤シの発生しているビットを訂正する誤シ訂正手
段と、試験時に前記誤シ訂正信号を抽出する誤シ訂正信
号抽出手段とを含んで構成される。
（実施例）
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例の回路図である。第２図のＲ
ＯＭは記憶データメモリｌＯと、冗長データメモリ２０
と、誤り検出回路３０と、誤り訂正信号発生回路４０と
、岨シ訂正回路５０と、出力端子６０と、テスト入力端
子７０と出力選択回路８０とから構成される。参照数字
ｌＯ〜６０の各回路は第１図に示すものと同じ機能であ
シ説明を省略する。
ＯＭは記憶データメモリｌＯと、冗長データメモリ２０
と、誤り検出回路３０と、誤り訂正信号発生回路４０と
、岨シ訂正回路５０と、出力端子６０と、テスト入力端
子７０と出力選択回路８０とから構成される。参照数字
ｌＯ〜６０の各回路は第１図に示すものと同じ機能であ
シ説明を省略する。
テスト入力端子７００Å力により出力選択回路８０を制
御する。すなわちテスト入力端子７０に論理１１″を入
力すると誤シ訂正回路５０に対し記憶データメモリｌＯ
から出力される記憶データＸ。
御する。すなわちテスト入力端子７０に論理１１″を入
力すると誤シ訂正回路５０に対し記憶データメモリｌＯ
から出力される記憶データＸ。
＋ Ｘｌ！ ＋ ｘ６ ＋ ｘ７を出力し、テスト入力
端子７０に論理ＩＯＩを入力すると誤り訂正回路５０に
対してすべて論理ＩＯ”を出力する。誤シ訂正回路５０
に前記記憶データｘ３ ＋ Ｘ５ ＋ ｘ５１ ｘ７が
出力されると出力端子６０には前記例と同様に訂正され
たデータ出力される。
端子７０に論理ＩＯＩを入力すると誤り訂正回路５０に
対してすべて論理ＩＯ”を出力する。誤シ訂正回路５０
に前記記憶データｘ３ ＋ Ｘ５ ＋ ｘ５１ ｘ７が
出力されると出力端子６０には前記例と同様に訂正され
たデータ出力される。
誤り訂正回路５０にすべて論理ＩＯ”が出力された場合
は誤シ訂正信号発生回路４０の出力信号がそのまま出力
端子６０よシ出力されるので誤シ訂正信号発生回路４０
の出力信号よりどのビットが訂正されたかが分る。次い
でテスト入力端子７０に論理ＩＩ ｌを供給して出力端
子６０に出力される訂正された出力データが正しければ
記憶データメモリ１０に記憶されているデータが誤シで
あることが判明する。
は誤シ訂正信号発生回路４０の出力信号がそのまま出力
端子６０よシ出力されるので誤シ訂正信号発生回路４０
の出力信号よりどのビットが訂正されたかが分る。次い
でテスト入力端子７０に論理ＩＩ ｌを供給して出力端
子６０に出力される訂正された出力データが正しければ
記憶データメモリ１０に記憶されているデータが誤シで
あることが判明する。
かくして本実施例では出力データが正しくともテスト入
力端子７０に論理ＩｏＩを供給し誤り訂正信号をチェッ
クすることにょシ訂正されて正しいデータを出力したか
いなかを知ることができる。
力端子７０に論理ＩｏＩを供給し誤り訂正信号をチェッ
クすることにょシ訂正されて正しいデータを出力したか
いなかを知ることができる。
（発明の効果）
本発明には誤シ訂正回路奢具備したＲＯＭにおいて不良
チップでも訂正されて正しいデータを出力している）ｔ
ＯＭであるか否かを判定できＲ，ＯＭの不良原因解析を
格段に深く追求できＲＯＭの歩留り向上に寄与できると
いう効果がある。
チップでも訂正されて正しいデータを出力している）ｔ
ＯＭであるか否かを判定できＲ，ＯＭの不良原因解析を
格段に深く追求できＲＯＭの歩留り向上に寄与できると
いう効果がある。
第１図は従来のＲＯＭの回路図、第２図は本発明の一実
施例を示す回路図である。
施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 データを格納するデータメモリと、 前記データの誤）訂正に使用する冗長データを格納する
冗長データ量そりと、 前記データと前記冗長データとの供給をうけ前記データ
の誤りを検出する誤シ検出手段と、前記誤９検出手段の
出力の供給をうけ前記データの中の誤シの発生している
ビットを訂正する誤シ訂正信号を発生する誤シ訂正信号
発生手段と、前記誤り訂正信号によシ前記誤シの発生し
ているビットを訂正する誤り訂正手段と、 試験時に前記誤シ訂正信号を抽出する誤シ訂正信号抽出
手段とを含むことを特徴とする読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044412A JPS60188000A (ja) | 1984-03-08 | 1984-03-08 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044412A JPS60188000A (ja) | 1984-03-08 | 1984-03-08 | 読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60188000A true JPS60188000A (ja) | 1985-09-25 |
Family
ID=12690789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044412A Pending JPS60188000A (ja) | 1984-03-08 | 1984-03-08 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60188000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154396A (ja) * | 1988-12-06 | 1990-06-13 | Nec Corp | 半導体記憶装置 |
| JPH04330542A (ja) * | 1991-01-14 | 1992-11-18 | Melco:Kk | メモリ装置およびその製造方法 |
| JP2009070509A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
-
1984
- 1984-03-08 JP JP59044412A patent/JPS60188000A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154396A (ja) * | 1988-12-06 | 1990-06-13 | Nec Corp | 半導体記憶装置 |
| JPH04330542A (ja) * | 1991-01-14 | 1992-11-18 | Melco:Kk | メモリ装置およびその製造方法 |
| JP2009070509A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7656322B2 (en) | 2007-09-14 | 2010-02-02 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having error correction function |
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