JPH0275039A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データの書込み及び読出しが可能なメモリ
セルを多数中−のパッケージ内に擁するメモリ素子を用
いて構成されたメモリ回路に関するものである。

〔従来の技術〕

ディジタルデータの記憶機能を有するメモリ素子のうち
、電気的に随時書込み及び読出しが可能なメモリ素子は
ランダムアクセスメモリと呼ばれる。近年の半導体技術
の進歩に伴って、単一パッケージ内に極めて多数のメモ
リセルを有し、多量のデータの書込み及び読出しが可能
な、いわゆる高集積されたランダムアクセスメモリが出
現し。

これら高集積化されたメモリ素子を用いたメモリ回路が
広く実用に供されている。

−に記メモリ回路において、メモリ素子内の一部のメモ
リセルが故障した場合、従来は当該メモリ素子を交換す
ることによって保全が行われていた即ち、メモリ素子か
ら読出されるデータに誤りが発見された場合、これを正
常なメモリ素子と交換することによって２機能の回復が
図られていた。

この場合、一部のメモリセルが故障するたびに当該メモ
リ素子を交換する必要があり、保守費用の増加を招く原
因となった。

さらに、当該メモリ素子の一部メモリセルの故障が発見
されてからメモリ素子の交換が行われるまで、メモリ素
子からは誤りを含むデータが出力され続け、特に読出し
データの信頼性が要求される用途では大きな問題であっ
た。

従って、保全性の同一１；を図り、かつ読出しデータの
信頼性を−１−ぼるため、従来より誤り訂正回路を用い
てメモリからの読出しデータの誤りを訂正する方法が広
く用いられていた。

第２図は、誤り訂正機能を有する従来のメモリ回路の構
成例である。図において、（１）はアドレス発生回路、
（２）はアドレス発生回路（１）から出力されるアドレ
スデータ、（３）は書込み／読出し制御回路、（４）は
書込み／読出し制御回路（３）から出力されるル込み／
読出し制御信号、（５）は書込みデータ発生回路、（６
）は書込みデータ発生回路（５）から出力される書込み
データ、（７）はメモリ素子、（８）はメモリ素子（７
）から出力される読出しデータ、（９）は誤り訂正回路
、（１０）は誤り訂正回路（９）から出力される誤り訂
正データである。

また、第３図は、第２図のメモリ素子（７）の動作を説
明するための説明図であって２図中（７ａ）はアドレス
デコーダ、　　（７ｂ）はアドレスデコーダ（７ａ）か
ら出力されるアドレス選択信号、　（７ｅ）はメモリセ
ルの集合体、　（７ｄ）はデータバッファ、　（７ｅ）
は双方向性データである。

第２図及び第３図において、メモリ素子（７）はアドレ
ス選択信号（７ｂ）として、アドレスＯ〜アドレス（ｎ
−１）のｎアドレスを有し、アドレスデータ（２）によ
って指定された特定の１アドレスに属するメモリ群が選
択される。ここでメモリ素子（７）の各アドレスに対応
する各メモリセル群のセル数が８あるものとすれば、上
記メモリ素子（７）は、各アドレスごとに８ビツトのデ
ータの書込み及ヒ読出しが可能となる。また書込み／読
出し制御回路（３）は、書込み／読出し制御信号（４）
をメモリ素子（７）において、データバッファ（７ｄ）
は書込み／読出し制御信号が“０”のとき書込みモード
に設定され、書込みデータ（６）を双方向性データ（７
ｅ）としてメモリセル（７ｃ）へ供給し、また書込み／
読出し制御信号（４）が“１”のとき読出しモードに設
定されメモリセル（７ｃ）から、データを双方向性デー
タ（７ｅ）とＩ２て読出１５．読出しデータ（８）が出
力される誤り訂正回路（９）は、読出しデータ（８）を
入力されて誤り訂正を行った後、誤り訂正データ（１０
）を出力する。但し、誤り訂正回路としては一般に単−
誤り訂正回路即ち入力データのうち１ビ・ットに誤りが
生じた場合にのみ訂正が可能で、２ビ・７ト以上に誤り
が生じた場合には誤り訂正ができないものが多い。多重
誤りの訂正を可能とするためには２回路規模の増大、冗
長ビット数の増加等を招くためである。従って、この場
合２例えばメモリ素子（７）においてメモリセル（７ｃ
）のうち、あるアドレスに属するメモリセル群の１セル
の故障に対しては、誤り訂正回路が誤り訂正機能を発揮
し、ＩＥしいデータを得ることが可能であるが、複数の
セルの故障己対しては誤り訂正が不可能であった。

〔発明が解決しようとする課題〕

−ｈ記のような従来のメモリ回路では、各アドレスに属
するメモリセル群のうち、単一のセルが故障した場合に
は、誤り訂正機能により正しい誤り訂正データが得られ
るが、複数のメモリセルが故障した場合には、誤り訂正
が不６Ｊ能であった。メモリ素子に発生する偶発故障の
故障モードとして単一のメモリセルに発生する確率が大
きいものとすれば、従来のメモリ回路ではあるアドレス
に属するメモリセル群に初めて発生した故障については
誤り訂正を行うことができるが、引続き動作さぜている
うちに、偶然同じアドレスのメモリセル群に２度目の故
障が発生１７た場合、誤り訂正を行うことができず、メ
モリ素子の交換を余儀なくされるという課題があった。

また、メモリ素ｒの入出力を司るデータバ・ノノア部が
２ビツト以ト故障した場合も同様に、読出されるデータ
に対して誤り訂正を行うことができずメモリ素子の交換
が必要となった。

この発明は、かかる課題を解決するためになされたもの
で、同一　アドレスのメモリセル群に属する複数のメモ
リセルが故障した場合、あるいはデータバッファ部が２
ビット以上故障した場合にも誤りデータの発生を防１１
−７することが可能なメモリ回路を得ることを目的とす
る。

〔課題を解決するための手段〕

この発明に係るメモリ回路は、誤り訂正回路により読出
しデータの誤りを検出し、当該ビ・ｙｈの位置をレジス
タに記憶し、上記レジスタのデータを用いて、読出しデ
ータの当該ビ・ｙｈを予備のメモリ列と自動的に交換す
るようにしたものである〔作用〕 この発明においては、メモリ素ｒを２系統使用（７，第
１のメモリから読出されたデータが誤りを含んでいる場
合、誤り訂正回路が誤ったメモリのビット位置を検出し
、当該ビット位置のデータについては、第２のメモリか
ら読出されたデータにスイッチする。これ以降のメモリ
からの読出しデータは誤りが検出されなかったビット位
置については第１めメモリからの読出しデータを用い、
また誤りが検出されたビット位置については第２のメモ
リからの読出しデータを用いるようにするため、誤りを
含まないデータを得ることが可能になる。

〔実施例〕

第１図はこの発明の一実施例を示すブロック結線図であ
り１図中（１）〜（６）は上記従来のメモリ回路と同一
のものである。り７）は第１のメモリ素ｒ（８）は第１
のメモリ素子（７）の読出しデータ、（９）は誤り訂正
回路、（１０）は誤り訂正データ、　（１１）は第２の
メモリ素子、（１２）は第２のメモリ素子（１１）の読
出しデータ、　（１３）はセレクタ、　（１４）はセレ
クタ（１３）から出力されるセレクタデータ、（１５）
は誤り訂正回路（９）から出力される誤りビット位置デ
ータ。

（１６）は誤りビット位置記憶レジスタ、　（１７）は
誤りビット位置記憶レジスタ（１６）から出力されるセ
レクタ制御信号である。

図において第１のメモリ素子（７）及び第２のメモリ素
子（１１）はともに、アドレス発生回路（１）から供給
されるアドレスデータ（２）をアドレス選択信号として
使用する。また書込みデータとしては。

書込みデータ発生回路（５）から出力される書込みデー
タ（６）を接続され、書込み／読出し制御回路（３）の
書込み／読出し制御信号（４）により、書込みまたは読
出し動作を行う。

第１のメモリ素子（７）及び第２のメモリ素子（１１）
の構成は１例えば第３図のようになっておりこれらの読
出しデータ（８）及び（１１）はセレクタ（１３）でビ
ットごとにいずれか一方が選択される。

初期状態としてセレクタ（１３）は第１のメモリ素子の
読出しデータ（８）を選択してセレクタデータ（１４）
として出力する。今、セレクタデータ（１４）において
例えばビット３のデータが誤っている場合誤り訂正回路
（９）は、これを訂正して誤り訂正データ（１０）を出
力するとどもに、■−記誤りビット位置を誤りビット位
置データ（１５）として、誤りビット位置記憶レジスタ
（１６）へ供給する。誤りビット位置記憶レジスタ　（
１６）は誤りビット位置を記憶ｌ。

これをセレクタ制御信号（１７）としてセレクタ（１３
）へ出力する。゛セレクタ（１３）では誤りビット位置
についてのみ第２のメモリ素子（１１）から読出される
読出しデータ（１２）を選択し、これ以外のデータにつ
いては引続き第１のメモリ素子（７）から読出される読
出しデータ（８）を選択して１セレクタデータ（１４）
を出力する。

第１のメモリ素子（７）の特定のビット位置が故１（Ｉ
　Ｌ　、データ誤りが発生した場合、当該ビット位置の
データは第２のメモリ素−ｒ−（１１）からのデータが
かわりに用いられるため２次に第１のメモリ素子（７）
において他のピッ′１・位置が故障しても、それ以外の
データは常に正しいため、単一誤り訂正二重誤り検出機
能を有する誤り訂正回路により。

正しい出力データを得ることが可能となる。

〔発明の効果〕

この発明は以に説明したとおり、第１のメモリ素子につ
いて誤り訂ＩＦ回路で検出された誤りビット位置を記憶
し、当該ビット位置については第２のメモリ素子から得
られる読出しデータを用いることにより、単一誤り訂正
、二重誤り検出回路を用いながら、故障が累積すること
による誤りデータの発生を防止するという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック結線図、第
２〆１は従来のメモリ回路のブロック結線図、第３図は
第２図を説明するための説明図である。 図において（１）はアドレス発生回路、（３）は書込み
／読出し制御回路、（５）は書込みデータ発生回路（７
）、　（１１）はメモリ素子、（９）は誤り訂正回路、
　（ｆｆｉ３）はセレクタ、（１６）は誤りビット位置
記憶レジスタである。 尚２図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. アドレス信号を発生するアドレス発生回路と、書込み／
   読出し制御信号を発生する書込み／読出し制御回路と、
   書込みデータを発生する書込みデータ発生回路と、上記
   アドレス信号及び書込み／読出し制御信号を共通に入力
   されて、上記書込みデータを、当該アドレスに書込みま
   たは読出しを行う第１及び第２のメモリ素子と、Ｎ本（
   Ｎは正整数）の選択信号入力を有し、各制御信号に対応
   した２系統のＮ本の入力端子にそれぞれ上記第１及び第
   ２のメモリ素子から読出される読出しデータが接続され
   、上記Ｎ本の選択信号により第１及び第２のメモリ素子
   の読出しデータのいずれか一方を選択して出力するセレ
   クタと、上記セレクタのＮビットの出力信号を入力され
   て誤り訂正を行い、誤り訂正データを出力するとともに
   、誤りビット位置を検出する誤り訂正回路と、上記誤り
   訂正回路から出力される誤りビット位置を記憶し、誤り
   ビット位置については、上記第２のメモリ素子から読出
   される読出しデータを選択し、誤りのないビット位置に
   ついては第１のメモリ素子から読出される読出しデータ
   を選択するＮ本の選択信号を上記セレクタに供給する誤
   りビット位置記憶レジスタを備えたことを特徴とするメ
   モリ回路。