JPH023196A - 高信頼性メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ２重化されたワード線を有する高信頼性メモリ素子に関
し、 ワード線が断線した場合でも単一ビットエラーとして動
作可能な高信頼性メモリ素子を提供することを目的とし
、 ２進アドレスコードを入力し、該２進アドレスコードに
対応するワードから読み出すことの可能な半導体メモリ
素子において、行方向に走る行方向ワード線を活性化す
ることにより前記行方向ワード線に接続されたセル内容
を同時にアクセスすることを可能とする第１のワードア
クセス手段と、前記行方向ワード線上の各セルがそれぞ
れ異なるビット線上にあるように対角線上に走る第２の
ワード線のうち１本が活性化することにより異なるビッ
ト線を介して同時に複数ビットをアクセスすることを可
能とする第２のワードアクセス手段と、前記第１のワー
ド線又は第２のワード線のいずれか一方に故障があった
場合に故障のないワードアクセス手段に切換えることを
可能とするワード線切換手段とを有するように構成する
。

〔産業上の利用分野〕

本発明は高信頼性を必要とする計算機等の記憶装置に用
いられる半導体メモリ素子に係り、詳しくは２重化され
たワード線を有する高信頼性メモリ素子に関する。

近年システムの高信重頁化に対する要求が増々強まり、
特にノンストップコンピュータと呼ばれるシステムでは
システムダウンが許されずビット誤りがあってもこれを
訂正して動作し続けることが要求される。通常の大中規
模の計算機システムではメモリの故障に対しＥ　ＣＣ（
Ｅｒｒｏｒ　ＣｈｅｃｋｉｎｇＣｏｄｅ　）と呼ばれる
符号を採用し、誤りの検出及び訂正を行って高信頼化を
図っている。ＥＣＣ符号としてはＳ　Ｅ　Ｃ−Ｄ　Ｅ　
Ｄ　（Ｓｉｎｇｌｅ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏ
ｎ−Ｄｏｕｂｌｅ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ）
と呼ばれる符号であり、単一誤りを訂正し、２重誤りを
検出することができる。

メモリへの書込データに対して、符号間距離が３になる
ように冗長ビットを生成し、データと冗長ビットを合わ
せた符号語をメモリに書き込み、読み出される符号語を
復号化回路に入力し、単一誤りを修正し、２重誤りを検
出するようにしている。しかし、−ｉに誤りを訂正する
符号化方式においては冗長ビットの増大及び符号化復号
化回路規模が増大し、コストも上がる。そのため一般に
２重誤りを訂正する符号化方式は採用されず、５ＥＣ−
ＤＥＤ符号もしくはこれを拡張した符号を採用している
。

−Ｃに半導体メモリ素子内部においてワード線が断線し
た場合には多重誤りになる場合が多く、従って多重誤り
を検出した場合、これを単一誤りとして扱える技術の開
発が要求されてきた。

〔従来の技術〕

メモリ素子の大容量化に伴い、多ビツト入出力の構成を
とった素子が多く使われるようになり、また消費電力を
抑えるためにブロック分割した場合でも同一ワードライ
ンで同時に複数ビットのセルをアクセスする複数セルア
クセス方式が採用されるようになってきた。

第４図は従来の複数セルアクセス方式の半導体メモリ素
子の第１の構成図である。第４図の半導体メモリ素子は
１６ワード×４ビツトのメモリであり、１つのアドレス
線をアクセスした場合に４ビツトのデータが出力される
ものである。同図において１と２はＲＯＷアドレスデコ
ーダであり、４ビツトの２進コードの上位２ビツトをデ
コードするデコーダである。３のカラムデコーダは４つ
の入力から１つを選択する選択回路で、その選択は４ビ
ツト２進アドレスの下位２ビツトによって行われる。ワ
ード線１，２，３．４はＲＯＷアドレスデコーダ１の出
力であり、アドレスの上位２ビツトによってどれか１本
がアクセスされるものである。同様にワード線１’、２
’、３’、４’はＲＯＷアドレスデコーダ２の出力であ
り、同様にどれか１本がアクセスされる。ワード線１〜
４のうちどれか１本がアクセスされた場合にはそのワー
ド線上にあるセルの内容はカラムデコーダ３に入る。従
ってビット１に関するブロック４はアクセスされたワー
ド線上の４ビットが同時にカラムデコーダに入り、カラ
ムデコーダ３によってそのうちの１つが選択され、出力
データの上位ビットとなる。ビット２においても同様で
、ブロック５内にある１６個のセルの中から１つだけ選
択され、出力データの上位から２ビット目の情報となる
。

ビット３に対応するブロック６内にある１６個のセルの
うちから１個のセルの情報が出力データの第３番目のビ
ットとなる。同様にビット４に対応するブロック７の１
６個のセルから１つが選択され、最下位ビットになる。

第４図の半導体メモリ素子ではワード線１（ｉ−１，２
，３，４）とワード線１１（ｉ＃＝ｌ１２’、３’、４
’）は同時にアクセスされる。第４図の構成において、
ワード線ｉまたはワード線ｉ′が断線した場合に断線し
たそのワード線上のセル内容は誤りビットとなって出力
される。しかしこれは単一誤りであるからＥＣＣ訂正回
路により訂正可能となる。しかし第４図の構成では各ビ
ットに対応する各ブロック４，５．６．７は常に動作状
態にあるため消費電力の低減が図れない。

第５図は従来の複数セルアクセス方式の第２の構成図で
ある。同図において、８と９はＲＯＷアドレスデコーダ
であり、２進アドレスの上位２ビツトをデコードするも
のであり、１０のカラムデコーダは下位２ビツトを用い
て４つのブロック１１．１２，１３．１４の中から１つ
のブロックを選んでそのブロックの出力データをそのま
ま出力するものである。ワード線１〜８までのうち１つ
がアクセスされるとアクセスされたワード線上のセル内
容はカラムデコーダ１０の入力となる。すなわち２つの
ブロックにまたがる８個のセルの内容が同時にカラムデ
コーダに与えられカラムデコーダでどちらかのブロック
の４ビツト情報を選んで出力する。従ってブロック１１
．１２がアクセスされた場合にはブロック１３．１４は
アクセスされず、従って消費電力が低減されることにな
る。

すなわちアクセスされないブロックは動作しないため消
費電力の面からみると第５図の構成は優れていることに
なる。

〔発明が解決しようとする課題〕

従来の複数セルアクセス方式の半導体メモリ素子におい
て第４図に示される従来法では消費電力が低減できない
という問題がある。一方、第５図のメモリ素子ではワー
ド線が断線した場合にそのワード線に接続されている複
数セルはすべてデータの最上位から最下位までのビット
に対応しているため出力データは多ビットの誤りとして
出力される。そのためＥＣＣ訂正回路では誤りビットを
訂正することが不可能となる。例えば、第６図はワード
線１の点■において断線したメモリプレーンの概略図で
ある。このメモリプレーンは第５図の半導体メモリ素子
のブロック１１，１２．１３１４のうちの１つに対応し
、０点で断線しているワード線１がアクセスされた場合
にビット２．ビット３．ビット４に対応するセル内容が
縮退故障となる。従って、カラムデコーダ１０の出力デ
ータ線の情報は最大３ビツトの誤りが生じることになり
、ＥＣＣによる誤り訂正回路では訂正できなくなるとい
う問題点が生じる。

本発明はワード線が断線した場合でも単一ビットエラー
として動作可能な高信頼性メモリ素子を提供することを
目的とする。

［課題を解決するための手段］ 第１図は本発明の半導体メモリ素子の構成図である。

同図において第１のワードアクセス手段１５は行方向に
走るワード線を活性化することにより行方向ワード線１
６に接続されたセル内容を同時にアクセスするもの、 第２のワードアクセス手段１７は各ワード線が対角線上
に走る対角ワード線１８でそのワード線１８上のセルは
すべて異なるビット線１９上にあるセルに接続するもの
であり、その対角ワード線１８のうちの１本を活性化す
ることにより異なるビット線１９を介して同時に複数ビ
ットをアクセスすることが可能となるもの、 ワード線切換手段２０は前記第１又は第２のワード線１
６．１８に故障があった場合に故障のないワードアクセ
ス手段に切換えるもので、本発明は行方向のワード線１
６以外にセルアレイを斜めに走る第２の対角ワード線１
８を有するように構成する。

〔作　　　用〕

半導体メモリ素子において通常の行方向に走るワード線
の他にセルアレイを対角方向すなわち斜めに走る第２の
ワード線を有し、行方向のワード線のうちの１本が断線
して出力データ上で多ビツトエラーになった場合に第２
のワード線に切換え、単一ビットエラーとして動作でき
るようにしている。

〔実　　施　　例〕

第２図Ｔａｌは本発明の高信頼性メモリ素子のメモリプ
レーンの各ブロックを示す実施例図である。

本発明の高信頼性メモリ素子は、消費電力を減少させる
ために、第４図の従来のメモリ素子の構成のように各ブ
ロックからの出力をカラムデコーダで選択する方式にな
っており、その各ブロックのメモリプレーンが第２図（
ａ）の構成になっている。

第２図（ａｌの各ブロックの構成図において、（１゜１
）から（４，４）までの１６個のセルは４×４の行列の
要素に対応するメモリプレーンを形成する。

（１，１）から（１，４）までの４つのセルは行方向に
走るワード線１に接続され（２，１）からと（２，４）
までの４つのセルはワード線２に接続され、（３，１）
から（３，４）までの４つのセルはワード線３に接続さ
れ（４，１）から（４４）までの４つのセルはワード！
ｖ！４に接続されている。また縦方向にみると、（１，
１）から（４゜ｌ）までの４つのセルはビット線ｌに接
続され、（１，２）から（４，２）までの２列目のセル
はビット線２に接続され、（１，３）から（４，３）ま
での第３列目のセルはビット線３に接続され、（１，４
）から（４，４）までの４つのセルはビット線４に接続
されている。このワード線１から４までは第１のワード
アクセス手段に属するものである。またワード線１′か
ら４′までのワード線は第２のワードアクセス手段に属
するものでアレイ上を斜めに走る対角ワード線である。

対角ワード線１′はビット線４上のセル（１゜４）とビ
ット線１上のセル（２，１）、ビット線２上のセル（３
，２）及びビット線３上のセル（４，３）に接続する。

対角ワード線２′はビット線４上にあるセル（２，４＞
ビット線３上のセル（１，３）ビット線１上のセル（３
，１）及びビット線２上のセル（４，２）に接続するも
のである。対角ワード線３′はビット線４上のセル（３
，４）ビット線３上のセル（２，３）ビット線２上のセ
ル（１，２）ビット線ｌ上のセル（４゜１）に接続する
。対角ワード線４′はビット線１上のセル（１，１）、
ビット２上のセル（２，２）、ビット線３上のセル（３
，３）ビット線４上のセル（４，４）に接続する。従っ
て、第１のワードアクセス手段内のワード線１から４の
うち１本がアクセスされた場合には対応する行方向の４
つのセルの内容がビット線１２　ビット線２．ビット線
３、ビット線４を介して読みだされる。またこの第１の
ワードアクセス手段の代わりに第２のワードアクセス手
段内にある対角ワード線１′〜４′のうち１本の対角ワ
ード線を活性化にした場合にはその対角ワード線に接続
されたセルの内容がそれぞれビット線１．ビット線２．
ビット線３．ビット線４を介して読みだされることにな
る。例えば対角ワード線２′を活性化にした場合にはビ
ット線１からはセル（３，１）の内容が読みだされ、ビ
ット線２からはセル（４，２）の内容が読みだされ、ビ
ット線３からはセル（１，３）の内容が読みだされ、ビ
ット綿４からはセル（２，４）の内容が読みだされる。

本発明では通常はワード線１〜４までの行方向に走る第
１のワード線を利用する。この通常状態においてワード
線１〜４のうち１本が途中で断線している場合、例えば
、ワード線ｌの０点でワード線が断線しているとする。

この時、そのワード綿１に接続されているセル（１，１
）（１，２）（１，３）及び（１，４）のセル内容のう
ちビット１に対応するセル（１，１）の内容は正しく読
むことができるが、ビット２．ビット３．ビット４に対
応するセル（１，２）（１，３）　　（１，４）の内容
はずべてＯまたは１の縮退故障として出力される。従っ
てビット２〜４までの出力線にはセル内容とは異なる情
報が読みだされ、最大３ビツトの多重誤りとなる。この
場合、ワードｖＡｌ上にある４つセル内容は正しい内容
であるにもかかわらず結果が多重誤りとなる。

本発明ではワード線１〜４までの行方向に走る第１のワ
ード線に故障が発生した場合にワード線切換手段を用い
て第１のワードアクセス手段のワード線を切り離し、第
２のワードアクセス手段のワード線を用いてアクセスが
実行される。すなわち第１のワードアクセス手段に属す
るワード線１から４の代わりに第２のワード線アクセス
手段に属するワード線１′から４′にワード線切換手段
を用いて切換える。この切換え前には各ワード内のビッ
ト構成は行方向であったが、切換えた後はワード方向が
対角方向となるため、切換える前の各ワード内のセル内
容を行方向から対角方向に移し変える必要がある。例え
ばワード線１上のセル（１，１）（１，２）　　（１，
３）（１，４）の各内容をワード線り′上のセル（２，
１）（３，２）（４，３）及び（１，４）の各セルにそ
れぞれ転送する必要がある。このとき、ワード線ｌはｂ
点で断線しているために、第１のワードアクセス手段を
使用せずに第２のワードアクセス手段に属するワード線
１′から４′をアクセスしながら、すべてのセル情報を
読みだし、ワード線ｉ　い−１゜２．３．４）上のセル
内容を対応する対角ワード線ｉ’　　（ｉ’＝１’、２
’、３’、４’）上のセルに転送する必要がある。例え
ば、セル（１，１）の内容をセル（２，１）に転送する
場合、ワードｖＡ１′をアクセスし、ビット綿１上のセ
ル（２１）の内容を退避し、次にワード線４′をアクセ
スし、ピッ）　ｂｉ　Ｉ上のセル（１，１）の内容を読
みだし再びワードｖＡｌ’をアクセスして、セル（１，
１）の内容をセル（２，１）に書き込む。

このように各セル情報を読み出し、第２のワードアクセ
ス手段に属するワード線ｉ′上にあるセルに転送できる
。そして、ワード線１が０点で断線していても対角ワー
ド線１′を用いることにより多重誤りのないメモリプレ
ーンとして使用可能となる。

また、ワード線ｌ上のセル（１，３）及び（１゜４）の
内容が同時に縮退していたり、あるいは０点と０点が短
絡している場合、ワード線１をアクセスすると２重誤り
となるが対角ワード線１′を用いてアクセスすると単一
誤りとなる。そのためＥＣＣ訂正回路によってこの１ビ
ット誤りを訂正することが可能となる。

第２図ｆｂｌは本発明の高信頼性メモリ素子の全体の構
成図である。同図において、２１はメモリセルアレイで
複数のブロックから形成され、その各ブロックは第２図
（ａ）に示されるように行方向のワード線と対角方向の
対角ワード線を有するもの、２２はその行方向ワード線
をアクセスする第１のＲＯＷアドレスデコーダ、２３は
その対角ワード線をアクセスする第２のＲＯＷアドレス
デコーダ、２４はカラムデコーダであり、第１のＲＯＷ
アドレスデコーダ２２又は第２のＲＯＷアドレスデコー
ダ２３によってアクセスされるブロックを選択し出力デ
ータとするもの、２５はワード線切換回路、２６はワー
ド線切換検出回路、２７は２進アドレス線、２８は読出
し書込（Ｒ／Ｗ）制御信号、２９はチップセレクト　（
Ｃ３）信号である。

通常状態ではメモリセルアレイ２１の行方向に走るワー
ド線に接続する第１のＲＯＷアドレスデコーダ２２を使
用する。そして２進アドレス信号２７を入力し、その上
位ビットを用いて行方向のワード線のうち１本を活性化
し読みだされた各ブロックの内容をカラムデコーダ２４
に入力される下位ビットを用いて１つのブロックからの
データを選択する。

もし、第１のＲＯＷアドレスデコーダ２２の出力線であ
る行方向のワード線が断線あるいは短絡している場合に
、カラムデコーダ２４からの出力データは多重誤りとな
る。これをＥＣＣ訂正回路により２重誤りとして検出し
、これをＣＰＵを介してメモリ制御ユニットに通知する
。メモリ制御ユニットはこの通知を受け、ワード線切換
検出回路２６に与えるチップセレクト信号２９の電圧を
通常状態の電圧よりも高くして与える。ワード線切換検
出回路２６はこの高電圧のチップセレクト信号を入力し
、ワード線切換回路２５に対して行方向のワード線から
対角ワード線に切換えるように働きかける。ワード線切
換回路２５は、第１のＲＯＷアドレスデコーダ２２及び
第２のＲＯＷアドレスデコーダ２３に接続され、どちら
か一方のデコーダを動作状態にし、他方を非動作状態に
する。例えば、行方向のワード線に故障があった場合に
は第１のＲＯＷアドレスデコーダ２２を非動作状態とし
、第２のＲＯＷアドレスデコーダ２３を動作状態とする
ように制御する。第２のＲＯＷアドレスデコーダ２３が
動作状態である場合にメモリセルアレイ２１の各ブロッ
クのセルは対角方向からアクセスされ、縦方向のビット
方向に読みだされる。書き込みの場合も同様で、ビット
方向の書き込みデータが対角方向に書き込まれることに
なる。ワード線切換回路２５によって第２のＲＯＷアド
レスデコーダ２３が動作状態、第１のＲＯＷアドレスデ
コーダ２２が非動作状態になるので、第２のＲＯＷアド
レスデコーダ２３を用いてすでにあったメモリセルアレ
イ内の内容を行方向から対角方向に書き換え、その後第
２のＲＯＷアドレスデコーダ２３により対角方向のセル
内容をアクセスすることになる。

第３図は行方向セル内容を対角方向セル内容に変換する
変換回路を有する高信輔性メモリ素子の構成図である。

同図において第２図（ｂ）と同じものは同じ記号で示さ
れ、２１はメモリセルアレイ、２２は第１のＲＯＷアド
レスデコーダ、２３は第２のＲＯＷアドレスデコーダ、
２４はカラムデコーダである。３０のレジスタはカラム
デコーダ２４から出力される出力データをラッチするも
の、アドレスカウンタ３１は、第１のＲＯＷアドレスデ
コーダ２２の出力線である行方向のワード線に故障があ
った場合に第２のＲＯＷアドレスデコーダ２３の出力で
ある対角ワード線に切換えた後、その各対角ワード線に
接続されたセル内容をワード単位で順番にアクセスする
もの、ビット組み立て制御部３２はレジスタ３０とアド
レスカウンタ３１を制御し、すべてのセル情報を読みだ
し行方向のセル内容から対角方向のセル内容に切換える
制御を行うものである。

例えば、第２図（ａ）のブロックにおいてワード線１上
の０点が断線している場合、例えば、ワード線１上のセ
ル（１，１）　　（１；　　２）　　（１，３）（１，
４）の内容をそれぞれワード線り′上のセル（２，１）
　　（３，２）　　（４，３）及び（１，４）に移すた
めワード線１′をアドレスカウンタ３１でまずアクセス
する。ビット４上のセル（１，４）の内容はそのままに
する。次に、ビット組み立て制御部３２はアドレスカウ
ンタ３１を＋１し、ワード線２′をアクセスする。する
と、ビット３上のセル（１，３）の内容が読みだされる
ので、この内容をワード線１′とビット線３′との交点
にあるセル（４，３）に転送する。そのため、ワード線
１′をまずアクセスし、セル（４，３）の内容を一時退
避しその後アドレスカウンタ３１の内容によりワード線
２′をアクセスし、読みだされたセル（１，３）の内容
をワード線１′によってアクセスされるセル（４，３）
に書き込む。このような制御をすべてのセルに関して行
う。すなわち、第３図の実施例は、すべてのセル内容の
書き換えをアドレスカウンタ３１、レジスタ３０及びビ
ット組み立て制御部３２から成るハードウェアを用いて
行うもので、このような自動データ組み立て回路をメモ
リ素子内部に内蔵することにより高速に書き換え動作が
実行できる。

また、行方向のワード線が故障している場合に正常な対
角方向のワード線を用いてすべてのセル内容を行方向か
ら対角方向に書き換える動作をソフトウェアによって行
うことが可能である。ソフトウエアでセル内容を書き換
える場合には第２図（ｂ）の構成をそのまま用いること
になる。例えば、ワード線１が０点で断線している場合
に、ワード′４ａ１上のセル（１，３）の内容はワード
線り′上のセル（４，３）に転送する必要があり、これ
をソフトウェアで行うことが可能となる。すなわちワー
ド線２′をアクセスし、ビット３から読み出されるセル
（１，３）の内容をＣＰＵ内のワーキングレジスタに一
度取り込み、次にワード線１′をアクセスしてビット３
から読みだされるセル（４，３）の内容を同様に他のワ
ーキングレジスタに書き込む。そして、先にワーキング
レジスタに取り込んだセル（１，３）の内容をワード線
１′をアクセスしてセル（４，１）に書き込む。この場
合、ビット３以外のビットはマスクする。このような動
作はＣＰＵに人力されるマクロ命令をソフトウェアで書
くことによって可能となる。なお、本発明に用いられる
ワード線切換検出回路２６及びワード線切換回路２５は
チップセレクト信号２９を通常より高い電圧として入力
し、行方向ワード線を内部ヒユーズ等の切断により切り
離す手段を有するものである。

〔発明の効果〕

本発明によれば、通常２ビツトエラーでシステムダウン
となる場合でも、ワード線切換えにより単一のエラーも
しくはエラーなしの状態とすることができ、ＥＣＣ訂正
回路による１ビツト誤正が可能であり、しかもこの切換
え動作をシステム動作中に行うことが可能となり、極め
てシステムの高信頼化が図れる。

【図面の簡単な説明】

第１図は、本発明の半導体メモリ素子の構成図、第２図
（ａｌは、本発明の高信頼性メモリ素子のメモリプレー
ンの各プロ７りを示す実施例図、第２図ｆｂ）は、本発
明の高信頼性メモリ素子の全体の構成図、 第３図は、行方向セル内容を対角方向セル内容に変換す
る変換回路を有する高信頼性メモリ素子の構成図、 第４図は、従来の複数セルアクセス方式の半導体メモリ
素子の第１の構成図、 第５図は、従来の複数セルアクセス方式の第２の構成図
、 第６図は、ワード線１の点■において断線したメモリプ
レーンの概略図である。 １５・・・第１のワードアクセス手段、１６、１８　・
　・　・ワード線、 １７・・・第２のワードアクセス手段、１９・　・　・
ビット線、 ２０・・・ワード線切換手段。 特許出願人　　　冨士通株式会社 第２図（ａ） 行方向モル内容１対角方向セル内容２−変換すう変換回
路電音ｔろ高信頼性メモリ素子。構Ａ゛ｌ第 図 ヒ゛ ヒ゛ ビ ビ ワード′練１の点■１−あ′いてｆｌｆｒＲＬ　Ｐ−メ
モリアレーンの才比略図 第 図

Claims (1)

1. 【特許請求の範囲】 １）２進アドレスコードを入力し、該２進アドレスコー
   ドに対応するワードから読み出すことの可能な半導体メ
   モリ素子において、 行方向に走る行方向ワード線（１６）を活性化すること
   により前記行方向ワード線（１６）に接続されたセル内
   容を同時にアクセスすることを可能とする第１のワード
   アクセス手段（１５）と、前記行方向ワード線（１６）
   上の各セルがそれぞれ異なるビット線（１９）上にある
   ように対角線上に走る第２のワード線（１８）のうち１
   本が活性化することにより異なるビット線（１９）を介
   して同時に複数ビットをアクセスすることを可能とする
   第２のワードアクセス手段（１７）と、前記第１のワー
   ド線（１６）又は第２のワード線（１８）のいずれか一
   方に故障があった場合に故障のないワードアクセス手段
   に切換えることを可能とするワード線切換手段（２０）
   とを有することを特徴とする高信頼性メモリ素子。 ２）前記ワード線切換手段（２０）は第１のワード線（
   １６）又は第２のワード線（１８）上に故障があった場
   合に外部回路より通常状態よりも高電圧のチップセレク
   ト信号を受けることにより故障の発生を検出し、故障の
   あるワード線に接続されるワードアクセス手段を故障の
   ないワード線に接続されるもう一方のワードアクセス手
   段に切り換えることを特徴とする請求項１記載の高信頼
   性メモリ素子。 ３）前記ワード切換手段（２０）は故障のあるワード線
   をアクセスするワードアクセス手段の切り離しをヒュー
   ズの切断によって行うことを特徴とする請求項１記載の
   高信頼性メモリ素子。 ４）第１のワード線（１６）又は第２のワード線（１８
   ）に故障があった場合に前記ワード線切換手段（２０）
   によって正常なワードアクセス手段によるアクセスに切
   換えた後、前記正常なワード線を用いてワード線切換え
   前の各ワードセル内容を切換え後のワードセル内容に書
   き換える書換え手段を有することを特徴とする高信頼性
   メモリ素子。