JPS6221143B2 - - Google Patents
Info
- Publication number
- JPS6221143B2 JPS6221143B2 JP54170823A JP17082379A JPS6221143B2 JP S6221143 B2 JPS6221143 B2 JP S6221143B2 JP 54170823 A JP54170823 A JP 54170823A JP 17082379 A JP17082379 A JP 17082379A JP S6221143 B2 JPS6221143 B2 JP S6221143B2
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- group
- circuit
- error
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 208000011580 syndromic disease Diseases 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は、複数のメモリ素子を備えたアレーカ
ードｎ個で一グループを構成し、すくなくとも該
グループに１個の代替メモリ素子を備える記憶装
置に係り、該代替メモリ素子により固定故障をし
ているエラーメモリ素子の救済を行なう記憶装置
に関する。
ードｎ個で一グループを構成し、すくなくとも該
グループに１個の代替メモリ素子を備える記憶装
置に係り、該代替メモリ素子により固定故障をし
ているエラーメモリ素子の救済を行なう記憶装置
に関する。
第１図は、従来の記憶装置を説明するためのブ
ロツク図である。
ロツク図である。
図中、Ａ，Ｂ，Ｃは夫々複数のメモリ素子を有
するアレーカードであり、このアレーカードＡ，
Ｂ，Ｃで１つのアレーカードのグループ１００，
１０１，…………を構成しており、このアレーカ
ードのグループは例えばｍ個設けられている。
ADDはアドレス、WDはライトドライバ回路、
RDはリードドライバ回路、ｂ００〜ｂ７１は入
力データ、ｂ００′〜ｂ７１′は出力データを示
す。
するアレーカードであり、このアレーカードＡ，
Ｂ，Ｃで１つのアレーカードのグループ１００，
１０１，…………を構成しており、このアレーカ
ードのグループは例えばｍ個設けられている。
ADDはアドレス、WDはライトドライバ回路、
RDはリードドライバ回路、ｂ００〜ｂ７１は入
力データ、ｂ００′〜ｂ７１′は出力データを示
す。
図において、入力データｂ００〜ｂ７１は24ビ
ツトずつに分割されライトドライバ回路WDによ
り夫々のアレーカードＡ，Ｂ，Ｃ内のメモリ素子
に書き込まれる。従つて、この場合、１つのグル
ープ内のメモリ素子数は72個であり、１つのアレ
ーカード内のメモリ素子数は24個であり、上記ア
ドレスADDによつて１つのメモリ素子内のデー
タ書き込み位置が選択される。
ツトずつに分割されライトドライバ回路WDによ
り夫々のアレーカードＡ，Ｂ，Ｃ内のメモリ素子
に書き込まれる。従つて、この場合、１つのグル
ープ内のメモリ素子数は72個であり、１つのアレ
ーカード内のメモリ素子数は24個であり、上記ア
ドレスADDによつて１つのメモリ素子内のデー
タ書き込み位置が選択される。
書き込まれたデータは、図示されない上位装置
CPUからの読出し命令によつて指定されたアド
レスに基づいてリードドライバ回路RDにより読
出される。
CPUからの読出し命令によつて指定されたアド
レスに基づいてリードドライバ回路RDにより読
出される。
ところで、このように構成された記憶装置の読
出し操作において、読出されたデータが、指定し
たアドレスのデータと異なる場合、例えば１ビツ
トの固定故障（エラー）が発生していた場合、上
位装置CPUが備えている１ビツトエラー訂正２
ビツトエラー検出機構（以下ECCと記す）によ
り、該エラーメモリ素子は救済される。
出し操作において、読出されたデータが、指定し
たアドレスのデータと異なる場合、例えば１ビツ
トの固定故障（エラー）が発生していた場合、上
位装置CPUが備えている１ビツトエラー訂正２
ビツトエラー検出機構（以下ECCと記す）によ
り、該エラーメモリ素子は救済される。
しかし、更に同一ワード内にもう１ビツトのエ
ラーが生じていた場合には、該エラーの検出はで
きるが、該エラーの訂正を行うことができないと
いう問題があつた。
ラーが生じていた場合には、該エラーの検出はで
きるが、該エラーの訂正を行うことができないと
いう問題があつた。
すなわち、同一ワード内に２ビツトエラーを生
じると、該エラーを上位装置CPUで検出するこ
とができるが、該エラーに対処することができな
いので、複数のメモリ素子を有するアレーカード
を交換しなければならなかつた。
じると、該エラーを上位装置CPUで検出するこ
とができるが、該エラーに対処することができな
いので、複数のメモリ素子を有するアレーカード
を交換しなければならなかつた。
従つて、該アレーカードの交換に際して、記憶
装置を一時停止させなければならない問題があつ
た。
装置を一時停止させなければならない問題があつ
た。
また、複数のアレーカードで１つのグループを
構成している場合、１つのアレーカードの１つの
メモリ素子が故障しているだけであつても、１つ
のグループ全体を停止させて故障している１つの
アレーカードを交換するので、他の正常なアレー
カードの使用をも停止せねばならないといつた問
題があつた。
構成している場合、１つのアレーカードの１つの
メモリ素子が故障しているだけであつても、１つ
のグループ全体を停止させて故障している１つの
アレーカードを交換するので、他の正常なアレー
カードの使用をも停止せねばならないといつた問
題があつた。
本発明は、前述した従来の問題点を解決し、同
一ワード内に２ビツトエラーが発生している場合
であつても該エラーの発生しているメモリ素子を
有するアレーカードを交換する必要がなく、従つ
て複数枚のアレーカードで１つのグループを構成
する場合において、他の正常なアレーカードの使
用を停止する必要のない記憶装置を提供すること
を目的とする。
一ワード内に２ビツトエラーが発生している場合
であつても該エラーの発生しているメモリ素子を
有するアレーカードを交換する必要がなく、従つ
て複数枚のアレーカードで１つのグループを構成
する場合において、他の正常なアレーカードの使
用を停止する必要のない記憶装置を提供すること
を目的とする。
本発明の目的は、複数のメモリ素子を備える複
数のアレーカード、該アレーカードｎ個で構成さ
れる一グループをｍ個有し、各グループにすくな
くとも１個の代替メモリ素子を備える記憶装置に
おいて、一グループを構成する一アレーカードに
エラーメモリ素子が存在する場合にそのアレーカ
ードが含まれるグループのアドレスを蓄えるグル
ープアドレスレジスタと、該グループアドレスレ
ジスタに蓄えられるグループアドレスと読出しの
際に指定されるグループアドレスとを比較する比
較回路と、該比較回路の出力と外部装置より送出
される代替指示信号が一致するか否かにより代替
信号を送出する第１の回路と、エラーメモリ素子
を選択するためのシンドロームビツトを蓄えるビ
ツトレジスタと、該ビツトレジスタに蓄えるシン
ドロームビツトに基きエラーメモリ素子を含むア
レーカードを選択する選択信号を送出する選択回
路からなる第２の回路、およびエラーメモリ素子
と代替素子とを切換える切換回路を備え、第１の
回路から送出される代替信号と、第２の回路から
送出される選択信号とが一致しているときに、該
切換回路がエラーメモリ素子と代替メモリ素子の
切換を行なうことを特徴とする記憶装置を提供す
ることにより達成される。
数のアレーカード、該アレーカードｎ個で構成さ
れる一グループをｍ個有し、各グループにすくな
くとも１個の代替メモリ素子を備える記憶装置に
おいて、一グループを構成する一アレーカードに
エラーメモリ素子が存在する場合にそのアレーカ
ードが含まれるグループのアドレスを蓄えるグル
ープアドレスレジスタと、該グループアドレスレ
ジスタに蓄えられるグループアドレスと読出しの
際に指定されるグループアドレスとを比較する比
較回路と、該比較回路の出力と外部装置より送出
される代替指示信号が一致するか否かにより代替
信号を送出する第１の回路と、エラーメモリ素子
を選択するためのシンドロームビツトを蓄えるビ
ツトレジスタと、該ビツトレジスタに蓄えるシン
ドロームビツトに基きエラーメモリ素子を含むア
レーカードを選択する選択信号を送出する選択回
路からなる第２の回路、およびエラーメモリ素子
と代替素子とを切換える切換回路を備え、第１の
回路から送出される代替信号と、第２の回路から
送出される選択信号とが一致しているときに、該
切換回路がエラーメモリ素子と代替メモリ素子の
切換を行なうことを特徴とする記憶装置を提供す
ることにより達成される。
以下本発明の実施例を図面を用いて詳細に説明
する。
する。
第２図は、本発明に係る記憶装置の一実施例を
説明するためのブロツク図を示す。
説明するためのブロツク図を示す。
図において、第１図と同一部分には、同一番号
を付すことにより説明を省略する他、１２〜１４
は代替メモリ素子であり、アレーカードＡ，Ｂ，
Ｃに対して夫々１個（１つのグループに対して３
個）づつ設けられるもの、１５〜２０はデコー
ダ、２１〜２６はアンド回路、２７，２７′，２
７″，２９，２９′，２９″は選択信号入力端子で
あり、アレーカードＡ，Ｂ，Ｃを選択するための
選択信号が入力されるもの、２８，３０は代替信
号入力端子であり、アレーカードＡ，Ｂ，Ｃ内の
メモリ素子の代替を指示する代替信号が入力され
るものである。
を付すことにより説明を省略する他、１２〜１４
は代替メモリ素子であり、アレーカードＡ，Ｂ，
Ｃに対して夫々１個（１つのグループに対して３
個）づつ設けられるもの、１５〜２０はデコー
ダ、２１〜２６はアンド回路、２７，２７′，２
７″，２９，２９′，２９″は選択信号入力端子で
あり、アレーカードＡ，Ｂ，Ｃを選択するための
選択信号が入力されるもの、２８，３０は代替信
号入力端子であり、アレーカードＡ，Ｂ，Ｃ内の
メモリ素子の代替を指示する代替信号が入力され
るものである。
第３図は、第２図に示す記憶装置に入力する選
択信号及び代替信号を発生するための構成図を示
す。
択信号及び代替信号を発生するための構成図を示
す。
図において、２はエラーメモリ素子が存在する
アレーカードが含まれるグループのアドレスを示
すエラーグループアドレスを蓄えるアドレスレジ
スタ、３はアレーカードＡ，Ｂ，Ｃ内のどのメモ
リ素子にエラーが生じているかを示すシンドロー
ムビツト（すなわち、アレーカードＡ，Ｂ，Ｃに
おいてメモリ素子の番号が連続しており、この72
個のメモリ素子のうちの１つを示すビツト）を蓄
えるビツトレジスタ、４はアドレスレジスタ２に
蓄えられるアドレスと読出しの際に上位装置
CPUより指定されるアドレスとを比較する比較
回路、５はシンドロームビツトによりエラーメモ
リ素子を備えるアレーカードを選択する選択回路
であり、アレーカードＡ，Ｂ，Ｃを選択するため
の選択信号を信号線１１に出力するもの、６は比
較回路４の出力と代替指示信号のアンドを取るア
ンド回路であり、代替信号を信号線９に送出する
ものである。
アレーカードが含まれるグループのアドレスを示
すエラーグループアドレスを蓄えるアドレスレジ
スタ、３はアレーカードＡ，Ｂ，Ｃ内のどのメモ
リ素子にエラーが生じているかを示すシンドロー
ムビツト（すなわち、アレーカードＡ，Ｂ，Ｃに
おいてメモリ素子の番号が連続しており、この72
個のメモリ素子のうちの１つを示すビツト）を蓄
えるビツトレジスタ、４はアドレスレジスタ２に
蓄えられるアドレスと読出しの際に上位装置
CPUより指定されるアドレスとを比較する比較
回路、５はシンドロームビツトによりエラーメモ
リ素子を備えるアレーカードを選択する選択回路
であり、アレーカードＡ，Ｂ，Ｃを選択するため
の選択信号を信号線１１に出力するもの、６は比
較回路４の出力と代替指示信号のアンドを取るア
ンド回路であり、代替信号を信号線９に送出する
ものである。
以上説明したような構成において、その動作に
ついて説明する。
ついて説明する。
尚、通常の書き込み、読出し動作は、従来と同
様である。
様である。
読出し操作において、読みだされたデータに例
えば１ビツトのエラーが生じるとCPUはエラー
を検出して第２図の信号線７に代替指示信号を出
力し、そして、信号線８にエラーの生じているメ
モリ素子を有するアレーカードが存在するグルー
プ（例えば、グループ番号１００）のアドレスを
示すエラーグループアドレスを出力し、更に信号
線１０にシンドロームビツト（１つのグループ内
の72個のメモリ素子のうちの１つのメモリ素子を
示すビツト）を出力する。
えば１ビツトのエラーが生じるとCPUはエラー
を検出して第２図の信号線７に代替指示信号を出
力し、そして、信号線８にエラーの生じているメ
モリ素子を有するアレーカードが存在するグルー
プ（例えば、グループ番号１００）のアドレスを
示すエラーグループアドレスを出力し、更に信号
線１０にシンドロームビツト（１つのグループ内
の72個のメモリ素子のうちの１つのメモリ素子を
示すビツト）を出力する。
従つて、アドレスレジスタ２には、上位装置
CPUより出力されたエラーグループアドレスが
蓄えられ、ビツトレジスタ３にはシンドロームビ
ツトが蓄えられる。
CPUより出力されたエラーグループアドレスが
蓄えられ、ビツトレジスタ３にはシンドロームビ
ツトが蓄えられる。
そして、読出しの際に指定されるグループアド
レスADDとアドレスレジスタ２に蓄えられてい
るグループアドレスとを比較回路４にて比較し、
一致していればアンド回路６の一方の入力端子に
一致信号を出力する。アンド回路６は一方の入力
端子に入力された一致信号を他方の入力端子に入
力される代替指示信号の有無により代替信号とし
て第３図の代替信号入力端子２８，３０に出力す
る。
レスADDとアドレスレジスタ２に蓄えられてい
るグループアドレスとを比較回路４にて比較し、
一致していればアンド回路６の一方の入力端子に
一致信号を出力する。アンド回路６は一方の入力
端子に入力された一致信号を他方の入力端子に入
力される代替指示信号の有無により代替信号とし
て第３図の代替信号入力端子２８，３０に出力す
る。
従つて、アンド回路２１〜２６の他方の入力端
子に代替信号９が入力される。
子に代替信号９が入力される。
また、選択回路５がビツトレジスタ３に蓄えら
れたシンドロームビツトによりエラーメモリ素子
が存在するアレーカード（例えば、アレーカード
Ａ）を選択し、該当するアレーカードＡのエラー
メモリ素子の代替を実行するよう選択信号１１を
第３図の入力端子２７，２９に出力する。
れたシンドロームビツトによりエラーメモリ素子
が存在するアレーカード（例えば、アレーカード
Ａ）を選択し、該当するアレーカードＡのエラー
メモリ素子の代替を実行するよう選択信号１１を
第３図の入力端子２７，２９に出力する。
従つて、アンド回路２１，２２のみに一方の端
子に選択信号１１が入力されるので、このアンド
回路２１，２２のみから出力信号が得られ、該出
力信号がデコーダ１５，１６に入力される。この
デコーダ１５，１６によつてエラーメモリ素子と
代替メモリ素子との代替えが行なわれる。
子に選択信号１１が入力されるので、このアンド
回路２１，２２のみから出力信号が得られ、該出
力信号がデコーダ１５，１６に入力される。この
デコーダ１５，１６によつてエラーメモリ素子と
代替メモリ素子との代替えが行なわれる。
従つて、データの書き込み際しては、ライトド
ライバ回路WDで代替メモリ素子に書き込み、読
みだしに際しては、リードドライバ回路RDが代
替メモリ素子から読みだしを行なうことにより、
エラーメモリ素子を代替メモリ素子で救済するこ
とができる。
ライバ回路WDで代替メモリ素子に書き込み、読
みだしに際しては、リードドライバ回路RDが代
替メモリ素子から読みだしを行なうことにより、
エラーメモリ素子を代替メモリ素子で救済するこ
とができる。
また、次に同一ワード中に再度エラーが生じた
場合には、CPUが備えるECCによりエラーメモ
リ素子を救済し、同一ワード中の２ビツトのエラ
ーに対処できる。
場合には、CPUが備えるECCによりエラーメモ
リ素子を救済し、同一ワード中の２ビツトのエラ
ーに対処できる。
以上説明したように、本発明によれば、複数の
メモタ素子を備えるアレーカードｎ個で構成され
る一グループに備える代替メモリ素子とCPUに
備えるECCにより、同一ワード中２ビツトのエ
ラーに対して対処できるものであり、エラービツ
トを含むメモリ素子を代替することにより高い信
頼性を得られる。
メモタ素子を備えるアレーカードｎ個で構成され
る一グループに備える代替メモリ素子とCPUに
備えるECCにより、同一ワード中２ビツトのエ
ラーに対して対処できるものであり、エラービツ
トを含むメモリ素子を代替することにより高い信
頼性を得られる。
従つて、同一ワード内に２ビツトエラーが発生
している場合であつても該エラーの発生している
メモリ素子を有するアレーカードを交換する必要
がなく、従つて複数枚のアレーカードで１つのグ
ループを構成する場合において、他の正常なアレ
ーカードの使用を停止する必要のない記憶装置が
得られる。
している場合であつても該エラーの発生している
メモリ素子を有するアレーカードを交換する必要
がなく、従つて複数枚のアレーカードで１つのグ
ループを構成する場合において、他の正常なアレ
ーカードの使用を停止する必要のない記憶装置が
得られる。
また、前述の実施例においては、各アレーカー
ドに１個の代替メモリ素子を備えた場合について
説明しているが、本発明はこれに限定されもので
はなく、ｎ個の代替メモリ素子を備えることによ
つてｎビツトのエラーに対処することが可能とな
る。
ドに１個の代替メモリ素子を備えた場合について
説明しているが、本発明はこれに限定されもので
はなく、ｎ個の代替メモリ素子を備えることによ
つてｎビツトのエラーに対処することが可能とな
る。
第１図は従来の記憶装置を説明するためのブロ
ツク図、第２図は本発明に係る記憶装置の一実施
例を説明するための図、第３図は第２図に示す記
憶装置に入力する選択信号及び代替信号を発生す
るための構成図である。 図において、Ａ，Ｂ，Ｃはアレーカード、２は
アドレスレジスタ、３はビツトレジスタ、４は比
較回路、５は選択回路、６はアンド回路、１２〜
１４は代替メモリ素子である。
ツク図、第２図は本発明に係る記憶装置の一実施
例を説明するための図、第３図は第２図に示す記
憶装置に入力する選択信号及び代替信号を発生す
るための構成図である。 図において、Ａ，Ｂ，Ｃはアレーカード、２は
アドレスレジスタ、３はビツトレジスタ、４は比
較回路、５は選択回路、６はアンド回路、１２〜
１４は代替メモリ素子である。
Claims (1)
- １ 複数のメモリ素子を備える複数のアレーカー
ド、該アレーカードｎ個で構成される一グループ
をｍ個有し、各グループにすくなくとも１個の代
替メモリ素子を備える記憶装置において、一グル
ープを構成する一アレーカードにエラーメモリ素
子が存在する場合にそのアレーカードが含まれる
グループのアドレスを蓄えるグループアドレスレ
ジスタと、該グループアドレスレジスタに蓄えら
れるグループアドレスと読出しの際に指定される
グループアドレスとを比較する比較回路と、該比
較回路の出力と外部装置より送出される代替指示
信号が一致するか否かにより代替信号を送出する
第１の回路と、エラーメモリ素子を選択するため
のシンドロームビツトを蓄えるビツトレジスタ
と、該ビツトレジスタに蓄えるシンドロームビツ
トに基きエラーメモリ素子を含むアレーカードを
選択する選択信号を送出する選択回路からなる第
２の回路、およびエラーメモリ素子と代替素子と
を切換える切換回路を備え、第１の回路から送出
される代替信号と、第２の回路から送出される選
択信号とが一致しているときに、該切換回路がエ
ラーメモリ素子と代替メモリ素子の切換を行なう
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17082379A JPS5694593A (en) | 1979-12-27 | 1979-12-27 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17082379A JPS5694593A (en) | 1979-12-27 | 1979-12-27 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694593A JPS5694593A (en) | 1981-07-31 |
| JPS6221143B2 true JPS6221143B2 (ja) | 1987-05-11 |
Family
ID=15911984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17082379A Granted JPS5694593A (en) | 1979-12-27 | 1979-12-27 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5694593A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146574A (en) * | 1989-06-27 | 1992-09-08 | Sf2 Corporation | Method and circuit for programmable selecting a variable sequence of element using write-back |
| US5315708A (en) * | 1990-02-28 | 1994-05-24 | Micro Technology, Inc. | Method and apparatus for transferring data through a staging memory |
| US5212785A (en) * | 1990-04-06 | 1993-05-18 | Micro Technology, Inc. | Apparatus and method for controlling data flow between a computer and memory devices |
| US5134619A (en) * | 1990-04-06 | 1992-07-28 | Sf2 Corporation | Failure-tolerant mass storage system |
| US5233618A (en) * | 1990-03-02 | 1993-08-03 | Micro Technology, Inc. | Data correcting applicable to redundant arrays of independent disks |
| US5140592A (en) * | 1990-03-02 | 1992-08-18 | Sf2 Corporation | Disk array system |
| US5388243A (en) * | 1990-03-09 | 1995-02-07 | Mti Technology Corporation | Multi-sort mass storage device announcing its active paths without deactivating its ports in a network architecture |
| US5325497A (en) * | 1990-03-29 | 1994-06-28 | Micro Technology, Inc. | Method and apparatus for assigning signatures to identify members of a set of mass of storage devices |
| US5461723A (en) * | 1990-04-05 | 1995-10-24 | Mit Technology Corp. | Dual channel data block transfer bus |
| US5202856A (en) * | 1990-04-05 | 1993-04-13 | Micro Technology, Inc. | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports |
| US5414818A (en) * | 1990-04-06 | 1995-05-09 | Mti Technology Corporation | Method and apparatus for controlling reselection of a bus by overriding a prioritization protocol |
| US5214778A (en) * | 1990-04-06 | 1993-05-25 | Micro Technology, Inc. | Resource management in a multiple resource system |
| US5233692A (en) * | 1990-04-06 | 1993-08-03 | Micro Technology, Inc. | Enhanced interface permitting multiple-byte parallel transfers of control information and data on a small computer system interface (SCSI) communication bus and a mass storage system incorporating the enhanced interface |
| US5289377A (en) * | 1991-08-12 | 1994-02-22 | Trw Inc. | Fault-tolerant solid-state flight data recorder |
-
1979
- 1979-12-27 JP JP17082379A patent/JPS5694593A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694593A (en) | 1981-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6625748B1 (en) | Data reconstruction method and system wherein timing of data reconstruction is controlled in accordance with conditions when a failure occurs | |
| US4608687A (en) | Bit steering apparatus and method for correcting errors in stored data, storing the address of the corrected data and using the address to maintain a correct data condition | |
| US5619642A (en) | Fault tolerant memory system which utilizes data from a shadow memory device upon the detection of erroneous data in a main memory device | |
| US3436734A (en) | Error correcting and repairable data processing storage system | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| JPH03198135A (ja) | 障害余裕性メモリ・システム及び障害余裕性メモリ・システムの作動方法 | |
| JPS6221143B2 (ja) | ||
| KR920001104B1 (ko) | 어드레스 라인 오류 테스트 방법 | |
| US6681299B1 (en) | Cache-tag control method in information processing apparatus having cache, with error checking mechanism in cache tag, and information processing apparatus using this control method | |
| JPS6237422B2 (ja) | ||
| US20020010891A1 (en) | Redundant memory access system | |
| JP2526060B2 (ja) | メモリ装置 | |
| JPS6129024B2 (ja) | ||
| JPH02146200A (ja) | 電気的に消去可能なプログラマブルロム装置 | |
| CN117037884B (zh) | 在存储阵列中使用的熔断器单元及其处理方法、存储阵列 | |
| JPH05216778A (ja) | メモリサブシステム | |
| JPH08166910A (ja) | データ修復方法 | |
| JPS63271555A (ja) | 記憶制御方式 | |
| JPS6223902B2 (ja) | ||
| SU930388A1 (ru) | Запоминающее устройство с самоконтролем | |
| JPH0275039A (ja) | メモリ回路 | |
| SU1111206A1 (ru) | Оперативное запоминающее устройство с коррекцией информации | |
| JP3019175B2 (ja) | 改良型ミラードアレイディスク及びそのデータ入出力方式 | |
| JPH0520215A (ja) | 情報処理装置 | |
| JPH04152488A (ja) | Ｉｃカード |