JPS61243549A - 誤り検出訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、誤り検出訂正方式に関し、特に誤りデータの
送出や、出力データの差し止めの発生頻度を従来より小
さくできる誤り検出訂正方式に関するものである。

〔発明の概要〕

本発明は、データエラー検出訂正機能を付加した記憶装
置を複数ブロック同期運転させ、いずれかのブロックが
誤り検出訂正回路によ“り訂正不可能な誤りを発生した
場合には、他の正しいデータを選択して出力し、誤りを
発生した記憶装置の当該箇所に正しいデータを再度書込
み、またすべてのブロックのデータが共に訂正不可能な
誤りを発生した場合には、出力データを差し止めること
により、誤りデータの送出と出力データの差し止めが発
生する頻度を小さくするものである。

〔従来の技術〕

従来の誤り検出訂正方式を用いた記憶装置は。

例えば、第６図に示すように、記憶装置（メモリ）１−
１と、そのメモリ１−１内で発生したデータエラーを、
データ読み出し時に検出、訂正するためのエラー検出訂
正回路３−１と、エラー検出、訂正に必要な冗長ビット
を、データをメモリ１−１に書き込む時にデータに付加
するエラーチェツり符号付加回路２−１と、データバス
ＢＵＳとのインタフェース回路４とから構成される。バ
スＢＵＳには、データ線りの他、アドレス線Ａとリード
ＲＤ／ライトＷＲ等のコントロール線が含まれる。バス
ＢＵＳを介してデータが入力し、インタフェース回路４
から符号付加回路２−１を経由して、エラーチェック符
号が付加された後、ライトイネーブル信号に同期して、
アドレス線Ａで指示された記憶装＠１−１の番地に沓き
込まれる。リードイネーブルに同期して、アドレス線へ
で相定された記憶装置１−１の番地からデータか読み出
されるときには、誤り検出訂正回路３−１において、誤
りのチェックおよび訂正処理か行われた後、インタフェ
ース回路４およびバスＢＵＳを経由してＣＰＵに転送さ
れる。誤りが検出されたときには、誤り信号線Ｅにより
バスＢＵＳを介してＣＰＵに通知される。なお、現在実
用化されているエラー検出訂正回路としては、Ｅ　ＣＣ
（Ｅ　ｒｒｏｒ　Ｃｈｅｃｋ　Ｃｏｒｒｅｃｔ）回路の
ように、１ビット誤り訂正、２ビット誤り検出か可能な
もの、またはパリティチェック回路のように、訂正はで
きす、誤り検出のみ行うものである。従って、定期的に
、かつ限られた時間内に、記憶装置１−１からデータを
読み出す必要がある場合に、従来の構成では、誤り訂正
回路を用いたとしても、２ビット以上誤りが生じた場合
には、誤すデータを読み出すか、またはそのときの読み
出しデータを送出することを差し止めなければならず、
その度に記憶装置を初期化したり、予備系に切換えたり
する必要があり、その発生頻度はメモリ容量が大きくな
るに伴って高くなるため、システム安定度が悪くなると
いう問題がある。具体例として１時分割交換機の構成例
を、第７図に示す。

第７図において、多重装置Ｉ￥６は、複数ハイウェイ上
の時分割多重情報を１本のスーパーハイウェイ上に超多
重し、時間スイッチ装置７はスーパーハイウェイ上の通
信データを蓄積するとともに。

これらを読み出し、分離装置８は時間スイッチ装置７か
ら読み出された通信データ髪、目的とするハイウェイ上
に分離し、また時間スイッチ制御記憶装＠９は、時間ス
イッチ装＠７の交換制御情報を蓄積し、通話路制御装置
１０は、時間スイッチ装置７の交換制御情報を、時間ス
イッチ制御記憶装置９に書き込む。また、信号送受信装
＠１１は、発呼、切断および通信バス設定オーダー等の
制御情報を送受信し、中央処理装置（ＣＰＵ）１２は、
交換機全体の制御（例えば呼処理、信号処−理、障害処
理等）を行い、主記憶装置１３は、中央処理装置１２が
制御する際に必要なブロクラムや、信号送受信装置１１
で送受信される情報を蓄積する。

これらの装置６〜１３は、共通バスＢＵＳに接続されて
いる。また、これらの各装置は、各々予備ブロックを持
った冗長構成となっている。これらの機能ブロックのう
ち、記憶装置としての機能を持つブロックは、時間スイ
ッチ装置７９時間スイッチ制御記憶装置９．および主記
憶装置１３である。これらの記憶装置のうち、時間スイ
ッチ装置７は通信データを定期的に間断なく読み書きし
、また時間スイッチ制御記憶装置９は通信発呼かあった
場合に、通信データの交換制御情報を書き込−４〜 み、さらに読み出しは、時間スイッチ装置７の読み書き
タイミングのいずれかに同期して、定期的に行う。これ
らの２つの記憶装置７，９では、誤りチェックとして、
通常、パリティチェックのみを行い、読み出し時にデー
タ誤りを検出しても、訂正を行うまでデータの送出を待
たせておくことができないため、誤すデータを送出する
か、あるいは読み出しデータの送出の差し止め髪行って
いる。特に、時間スイッチ制御記憶装置９でデータ誤り
が発生した場合に、誤りデータを送出すれば通信データ
を誤接することになり、またデータの送出を差し止めれ
ば通信データの瞬断となり、その場合、エラーの発生ご
とに予備系へ切換えて誤りの発生した箇所の診断か必要
となる。

〔発明が解決しようとする問題点〕

五己憶装置において、上記のように瞬断や誤接が多く起
こると、システムが不安定となるため、誤りデータの送
出や、データ送出の差し止めの発生頻度はできる限り小
さくすることが望ましい。

本発明の目的は、このような従来の問題点を改善し、記
憶装置が大容Ｉとなるに伴い、また例えは衛星に搭載さ
れた場合等に問題となるソフトウェア上のエラーの増大
に伴って、増加している記憶装置からの誤すデータ送出
の発生頻度を低減させることができる誤り検出訂正方式
を提供することにある。

し問題点を解決するための手段〕 上記目的を達成するため、本発明の誤り検出訂正方式は
、記憶装置にエラーチェック符号付加手段とエラー検出
訂正手段を付加したブロックを複数ブロック設置して、
該ブロックを同期運転させ、該ブロックからの出力のう
ちいずれかがエラー訂正不可能なエラーを発生した場合
には、上記エラー検出訂正手段で発生するエラー発生検
出信号により正しい出力データを選択・出力させ、該出
力データを用いて誤りの発生した記憶装置の該当箇所に
再書き込みを行い、全ブロックの出力データがすべてエ
ラーを発生した場合のみ、データの送出を差し止めるこ
とに特徴かある。

し作　　用〕 本発明では、エラー検出訂正回路を付加した記憶装置を
複数ブロック用意し、これらの各ブロックからの出力の
うち、正しいデータを選択して出力するため、誤り検出
訂正回路で訂正不可能なエラーを発生した場合を除いて
、すべてのフロックが常に正しいデータを送出でき、か
つその正しいデータを誤りの発生した記憶装置の当該箇
所に再び書き込むことによりエラー訂正を行っているた
め、誤りデータの送出をなくし、またデータの送出差し
止めとなる発生頻度を小さくすることができる。すなわ
ち、記憶装置にエラーチェック符号付加回路とエラー検
出訂正回路を付加したブロックを複数ブロック同期運転
させ、複数個の出力データのうち、いずれかがエラー訂
正不可能なエラーを発生した場合には、エラー検出訂正
回路から発生するエラー発生検出信号に従って、出力制
御回路で正しい出力データを選択して送出し、その正し
いデータを用いて再書き込み回路等により誤りの発生し
た記憶装置の該当エリアに再書き込みを行い、複数個の
出力データがすべてエラーを発生した場合にのみ、デー
タの送出の差し止めを行う。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す誤り検出訂正機能付
き記憶装置のブロック図である。

この実施例では、コンピュータシステムにおけるメモリ
、あるいは電子交換機の主記憶装置に、本発明を適用し
、記憶装置のブロックを２ブロック設けた場合を示す。

第１図中、１−１．　１−２はそれぞれ記憶装＠（メモ
リ）、２−１．２−２はエラーチェック符号付加回路、
３−１．３−２はエラー検出訂正回路、４はバスインタ
フェース回路、５は出力制御回路である。

バスＢＵＳを介して記憶装＠１−１．，１−２に送られ
てくるデータは、読み出し制御線ＲＤをテイスエーブル
にし、バスインタフェース回路４を通過し、エラーチェ
ック符号付加回路２−１．２−２で各々後に各記憶装置
１−１．１−２からテシタを読み出したときエラーチェ
ックを行うために必要となるエラーチェック符号を付加
し、アドレス線Ａによって指定された各ｉ２憶装置１−
１゜１−２上の当該アドレスにデータを書き込む。デー
タ読み出し時には、アドレス線Ａによって指定された各
記憶装置１−］、、１−２のアドレスから各々データを
読み出し、各エラー検出訂正回路３−１．３−２でエラ
ーチェックおよび訂正を行い、訂正不可能な場合（すな
わち、ＦＣＣ回路では２ビット以上の誤りが発生した場
合）には、各エラー発生検出信号Ｅ　１　＋　Ｅ　２に
従って、データ出力制御回路５により正しいデータの出
力の選択、差し止めを行う。

第２図は、第１図におけるデータ出力制御回路の構成図
である。

データ出力制御回路５は、例えば第２図に示すように、
セレクタ１８と論理回路からなる。通常、セレクタ１８
は、エラー発生検出信号Ｅ１により出力データとしてＤ
Ｉ側を選択し、記憶装＠１−１のエラー検出訂正回路３
−１で訂正不可能な工ラーが発生した場合には、セレク
タ１８は出力データをＤ２側に切換える。両記憶装＠１
−１．　１−２がエラーを発生した場合には、データ出
力を制止しエラー信号ＥＢを送る。片側の記憶装置のみ
がエラーを発生した場合には、エラー信号ＥＳを送り、
セレクタ１８から出力したデータＤを読み出した記憶装
置１−１．１−２の双方に再書き込みする。ただし、エ
ラー信号ＥＳを各ブロック対応に用意すれは、誤りを発
生した記憶装置に個別に再書き込みを行うことも可能で
ある。また、第１図において、エラーチェック符号付加
回路２−１．２−２は、各記憶装置１−１．１−２に対
して個別に設けているが、各記憶装置に共通に１個設け
ておく構成にしてもよい。出力データの再書き込みはハ
ードウェアロジックにより構成することも可能であり、
これについては後述する。本実施例では、エラー検出訂
正回路３−１．３−２が、１ピッ１〜誤り訂正、２ビッ
ト以上の誤り検出が可能な程度のエラー検出訂正能力の
ものを用いたとしても、すべてのブロックが同時に２ビ
ット以上誤らなければ、正しいデータを送出することか
できる。この結果より明らかなように、本実施例では、
従来の技術に比べて、エラー検出訂正回路３−１ｉ　３
−２で訂正不可能なエラーが発生した場合にも、他のブ
ロックから読み出された正しいデータを送出すればよく
、また誤りの発生したアドレスに再書き込みすることに
より、誤りを訂正できるので、記憶装置のデータ誤りに
よるブロクラムの初期化等の発生頻度を小さくすること
ができる。

第３図は、本発明の他の実施例を示す誤り検出訂正方式
のブロック図である。

この実施例では、第７図に示した時分割交換機における
時間スイッチ制御記憶装置９に適用した場合を示す。記
憶装置のブロック数は、２ブロツクにしである。第３図
中、２−１．２−２はエラーチェック符号付加回路、３
−１．３−２はエラー検出訂正回路、５は出力制御回路
、７は時間スイッチ装置、１０は通話路制御装置、１４
は時間スイッチ制御メモリ、１５は再書き込み回路、１
６は保守走査回路、１７は保守信号分配回路である。

データ書き込み時には、通話路制御回路ｌＯからアドレ
ス線Ａによって指定された各時間スイッチ制御メモリ１
４−１．１４−２の当該アドレスに、時間スイッチ制御
データを、エラーチェック符号付加回路２−１．．２−
２でエラーチェック符号を付加して書き込む。読み出し
時には、時間スイッチ装＠７の読み書きタイミングＴに
同期して、各時間スイッチ制御メモリ１１１−１．１４
−２から読み出され、各々エラー検出訂正回路３−１゜
３−２でエラーチェックまたは訂正を行い、エラー訂正
不可能な場合には、各エラー発生検出信号Ｅ　１　＋　
Ｅ　２に従って、出力制御回路により出力データの選択
を行い、また両方の時間スイッチ制御メモリ１４−１．
１４−２がエラーを発生した場合には、出力データとし
ては、時間スイッチ装置７の通常使用していないアドレ
スを指定するデータを出力させ、他の通信チャネルに誤
接するのを避けるようにし、誤りの発生した通信チャネ
ルの−１２〜 みの瞬断に被害を止めるようにする。また、一方の時間
スイッチ制御メモリのみエラーを発生した場合には、出
力制御回路５から出力されたデータを、再書き込み回路
１５により時間スイッチ装置７の読み書きタイミングに
同期して再書き込みを行う。エラー発生状況は、常時、
保守走査回路１６に表示して中央処理袋＠１２が障害処
理を行う。

また、時間スイッチ制御記憶装置９は、片方の時間スイ
ッチ制御メモリ１４が障害を発生した場合には、保守信
号分配回路１７によって、１ブロツクのみで動作し、出
力制御回路５を一方のブロックの出力に固定できるよう
な構成にする。

第４図は、第３図の時間スイッチ装置と時間スイッチ制
御メモリの動作タイミングチャートである。第４図では
、時間スイッチ装置７をシーケンシャル書き込み、ラン
ダム読み出しした場合（ａ）、時間スイッチ制御メモリ
１４の読み出し、書き込み、再書き込みの各タイミング
は（ｂ）のようになることを示している。すなわち、時
間スイッチ制御メモリ１４は、時間スイッチ装置７が読
み出されるときに、同時に定期的に読み出しが行われる
。

時間スイッチ制御メモリ１４は、サイクルの半分を自由
（ＦＲＥＥ）に使用できるため、時間スイッチ制御メモ
リ１４へのｇき込み、再書き込みは、このＦＲＥＥサイ
クルで必要に応じて行われる。

再書き込み回路１５は、再書き込みを行う時に、通話路
制御装置１０からの書き込みを再書き込み制御信号ＲＷ
Ｒで禁止し、時間スイッチ制御メモリ１４に内蔵された
カウンタの直前の読み出しカウンタ値（時間スイッチ制
御メモリ１４の読み出しアドレス値）に従ったアドレス
に、時間スイッチ装置の読み書きタイミング信号Ｔに同
期して、再書き込みを行う。

第５図は、第３図に示す出力制御回路の具体的構成側図
である。

第５図では、時間スイッチ制御メモリ１４のいずれか一
方のみが、エラーを発生した場合には（Ｅ　、　＝ｇｒ
　１　ｒｕ　Ｅ　２＝１１０”または、Ｅ　１＝１１　
Ｑ　ＩＩ。

Ｅ２＝″’１”）、　　排他的論理和回路を動作して再
書き込み回路１５を起動させる信号ＥＳを発生する。

時間スイッチメモリ１４の両方ともエラーを発生した場
合には、セレクタ１８の出力りを差し止め、非常時時間
スイッチアドレス指定回路１９から、通常使用していな
い時間スイッチアドレスデータＤを出力する。このよう
な構成を有するため、第３図の実施例においても、第１
図の実施例と同じように、出力データの差し止めの発生
頻度は小さくなる。

具体的に誤り発生頻度値を計算すると、時間スイッチ制
御メモリ１４の容量を１２２８８ワードとしく１ワード
を、データビット（１，４ビツト）とエラーチェックビ
ット（４ビツト）の合計１８ビツトとする）、　１ビツ
トが１日に誤りを発生する頻度を６　Ｘ　１０　”’　
５［ｅｒｒｏｒｓ／ｄａｙ〕　と想定した場合、従来の
方式のように、誤り検出訂正回路（ＥＣＣ回路）のみを
付加したときには、出力データの差し止めが必要となる
誤りの発生ＩＩＸ度は、１〇−日［ｅｒｒｏｒｓ　／　
ｄａｙ　］である。これに対して本発明において、時間
スイッチ制御メモリ１４を２ブロック図期運転した場合
番３は、１０−　”　（ｅｒｒｏｒｓ／ｄａｙ）となり
、従来に比べて発生頻度は格段に小さくなる。

また、出力制御回路５から送出された正しいデータを再
書き込み回路１５により即座にハードウェアロジックの
みで再書き込みできるため、中央処理装置１２の負荷を
軽減することができ、システムの安定性を確保できる。

なお、本発明においては、記憶装置を２ブロック以上必
要とするが、電子交換機では、通常、熱予備構成で２重
化されているため、本発明の誤り検出訂正方式を適用し
ても、従来の構成とハードウェア量は殆んど変わらない また、実施例は電子交換機に適用した場合のみを説明し
たが、その他の記憶装置にも適用できるのは勿論であり
、例えは人工衛星に搭載された記憶装置に適用した場合
には、ソフトウェアのエラーを格段に減少させることが
できる。

〔発明の効果〕

以上説明したように、本発明によれば、エラー検出訂正
回路として、ＥＣＣ回！！等の１ビット誤り訂正、２ビ
ット以上誤り検出可能という簡単に実現できるものを用
いただけでも、複数個の記憶装置から正しいデータを出
力し、さらにその正しいデータを誤りの発生した記憶装
置の当該箇所に再書き込みするので、誤すデータの送出
や、データの送出差し止め等の発生ｆＭＫを、従来の方
式に比べて格段に小さくすることができる。さらに、誤
り再書き込みを記憶装置内のハードウェアロジックによ
り行うため、中央処理装置の負荷を軽減することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す誤り検出訂正方式を用
いた記憶装置のブロック図、第２図は第１図の出力制御
回路の一例を示す構成図、第３図は本発明の誤り検出訂
正方式を時分割交換機の時間スイッチ制御メモリに適用
した場合の構成側図、第４図は第３図の時間スイッチ装
置と時間スイッチ制御メモリの読み書きタイミンクチャ
ート、第５図は第３図の出力制御回路の一例を示す構成
図、第６図は従来の誤り検出訂正方式を用いた記憶装置
の構成図、第７図は時分割交換機の一例を示す構成図で
ある。 １−１，１−２：記憶装置、２−１．．２−２：エラー
チェック符号付加回路、３−１．３−２：エラー検出訂
正回路、４：バスインタフェース回路、５：出力制御回
路、６：多重装置、７：時間スイッチ装置、８：分離装
置、９：時間スイッチ制御記憶装置、１０：通話路制御
装置、１１：信号送受信装置、１２：中央処理装置、１
３：主記憶装置、１４−１．．１４−２：時間スイッチ
制御メモリ、１５：再書き込み回路４１６：保守走査回
路、１７：保守信号分配回路、１８：セレクタ、１９：
非常時時間スイッチアドレス指定回路、ＲＷＲ：再書き
込み制御線、Ｃ：制御信号線、ＥＢ：両ブロック共にエ
ラー発生検出信号線、Ｅｓ：片ブロックのみエラー発生
検出信号線、ＷＲ：書き込み制御線、Ｅ、Ｅ１＋　Ｅ２
　：エラー発生検出信号線、ＲＤ：読み出し制御線、Ａ
ニアドレス線、Ｄ　＋　Ｄ　１　＋　Ｄ２　”データ線
。

Claims (1)

【特許請求の範囲】
1. （１）記憶装置にエラーチェック符号付加手段とエラー
   検出訂正手段を付加したブロックを複数ブロック設置し
   て、該ブロックを同期運転させ、該ブロックからの出力
   のうちいずれかがエラー訂正不可能なエラーを発生した
   場合には、上記エラー検出訂正手段で発生するエラー発
   生検出信号により正しい出力データを選択・出力させ、
   該出力データを用いて誤りの発生した記憶装置の該当箇
   所に再書き込みを行い、全ブロックの出力データがすべ
   てエラーを発生した場合のみ、データの送出を差し止め
   ることを特徴とする誤り検出訂正方式。