JPH0640318B2 - 冗長化並列伝送装置 - Google Patents
冗長化並列伝送装置Info
- Publication number
- JPH0640318B2 JPH0640318B2 JP61051681A JP5168186A JPH0640318B2 JP H0640318 B2 JPH0640318 B2 JP H0640318B2 JP 61051681 A JP61051681 A JP 61051681A JP 5168186 A JP5168186 A JP 5168186A JP H0640318 B2 JPH0640318 B2 JP H0640318B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- error
- line
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Hardware Redundancy (AREA)
- Bus Control (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、装置を構成する各ユニットを結合する並列バ
スを備えた情報処理装置に関し、特に冗長化の機能を付
加したものである。
スを備えた情報処理装置に関し、特に冗長化の機能を付
加したものである。
（従来の技術） 情報処理装置は入力ユニット，演算ユニット，出力ユニ
ットなどの複数のユニットで構成され、これらは並列バ
スを介して結合されている。並列バスに結合されたユニ
ットのうち一台が故障してバス信号に異常を発生させる
と、故障した装置に対するデータの送受だけでなく並列
バス上のすべてのデータの送受が正常に行われなくな
る。
ットなどの複数のユニットで構成され、これらは並列バ
スを介して結合されている。並列バスに結合されたユニ
ットのうち一台が故障してバス信号に異常を発生させる
と、故障した装置に対するデータの送受だけでなく並列
バス上のすべてのデータの送受が正常に行われなくな
る。
そこで、バス信号の異常を検出するために、並列バスで
はパリティ又はエラーコレクティングコード（以下ＥＣ
Ｃという）による冗長化が行われている。
はパリティ又はエラーコレクティングコード（以下ＥＣ
Ｃという）による冗長化が行われている。
（発明が解決しようとする問題点） しかしながら、パリティによる冗長化では異常の発見は
可能であるが、誤ったデータの回復手段がない欠点があ
る。またＥＣＣによる冗長化では実現のための回路構成
が複雑になると共にデータ伝送に必要とする時間が増大
する欠点があった。
可能であるが、誤ったデータの回復手段がない欠点があ
る。またＥＣＣによる冗長化では実現のための回路構成
が複雑になると共にデータ伝送に必要とする時間が増大
する欠点があった。
本発明はこのような欠点を解決したもので、異常が発生
した場合のデータの回復が行え、かつデータ伝送効率の
高い冗長化並列伝送装置を実現することを目的とする。
した場合のデータの回復が行え、かつデータ伝送効率の
高い冗長化並列伝送装置を実現することを目的とする。
（問題点を解決するための手段） このような目的を達成する本発明は、複数のユニットの
間でデータの授受を並列バス上で行う並列伝送装置にお
いて、データ信号中に誤ったデータビットが存在するこ
とを示すビット誤り検出線路、誤りが生じたデータビッ
トのワード内の位置を伝送する誤りビット指示線路、誤
りが生じたデータビットの正しい値を伝送する予備デー
タビット線路を設けた並列バスと、データ送出の際に並
列バス上のデータを読返し送出すべきデータとの比較を
行うリードバック手段、リードバック手段で不一致を検
出すると前記ビット誤り検出線路をアクティブにするビ
ット誤り報知手段、誤りの生じたビットのワード内の位
置を誤りビット指示線路に送出すと共に誤りの生じたビ
ットの正しい値を予備データビット線路に送り出すデー
タ訂正手段を設けた送信部と、データを受信する際にビ
ット誤り検出線路がアクディブであるときは、誤りビッ
ト指示線路の信号が示す位置のビットに予備データビッ
ト線路の信号をデータとして受信する誤りビット回復手
段を設けた受信部とを備えたことを特徴とするものであ
る。
間でデータの授受を並列バス上で行う並列伝送装置にお
いて、データ信号中に誤ったデータビットが存在するこ
とを示すビット誤り検出線路、誤りが生じたデータビッ
トのワード内の位置を伝送する誤りビット指示線路、誤
りが生じたデータビットの正しい値を伝送する予備デー
タビット線路を設けた並列バスと、データ送出の際に並
列バス上のデータを読返し送出すべきデータとの比較を
行うリードバック手段、リードバック手段で不一致を検
出すると前記ビット誤り検出線路をアクティブにするビ
ット誤り報知手段、誤りの生じたビットのワード内の位
置を誤りビット指示線路に送出すと共に誤りの生じたビ
ットの正しい値を予備データビット線路に送り出すデー
タ訂正手段を設けた送信部と、データを受信する際にビ
ット誤り検出線路がアクディブであるときは、誤りビッ
ト指示線路の信号が示す位置のビットに予備データビッ
ト線路の信号をデータとして受信する誤りビット回復手
段を設けた受信部とを備えたことを特徴とするものであ
る。
（作用） ビット誤り検出線路はデータ信号中に誤ったデータビッ
トが存在することを報告するために用いる。誤りビット
指示線路及び予備データビット線路は誤ったデータビッ
トを正しい値に回復するために用いる。
トが存在することを報告するために用いる。誤りビット
指示線路及び予備データビット線路は誤ったデータビッ
トを正しい値に回復するために用いる。
リードバック手段は冗長化したバスを使用するか否か判
断する。ビット誤り報知手段及びデータ訂正手段は冗長
化したバスを用いて、誤ったデータビットを正しい値に
回復するために信号を出力する。
断する。ビット誤り報知手段及びデータ訂正手段は冗長
化したバスを用いて、誤ったデータビットを正しい値に
回復するために信号を出力する。
誤りビット回復手段は冗長化されたバスを用いて、誤っ
たデータビットを正しい値に回復して、データを取扱
う。
たデータビットを正しい値に回復して、データを取扱
う。
（実施例） 以下図面を用いて本考案を説明する。
第１図は本発明の一実施例を示す構成ブロック図であ
る。図において、１０は並列バスでアドレス信号、デー
タ信号、アクセス制御信号が伝送される。１１は冗長バ
スで、並列バス１０のデータ信号に誤りが発生した場合
に回復に必要な信号、即ちビット誤り検出信号、誤りビ
ット指示信号及び予備データビット信号が伝送される。
る。図において、１０は並列バスでアドレス信号、デー
タ信号、アクセス制御信号が伝送される。１１は冗長バ
スで、並列バス１０のデータ信号に誤りが発生した場合
に回復に必要な信号、即ちビット誤り検出信号、誤りビ
ット指示信号及び予備データビット信号が伝送される。
２０はユニットが並列バス１０，１１に情報を送信部、
２１は並列バス１０と情報の授受をする並列バスインタ
ーフェイス部、２２は並列バスインターフェイス部２１
を制御する送信制御部、２３は送信制御部２２が並列バ
ス１０に送出したデータを読返して送出すべきデータと
の比較を行うリードバック手段で、一致しているか不一
致であるか出力する。２４はリードバック手段２３で不
一致を検出すると冗長バス１１を介して送出したデータ
に誤りが発生したことを知らせるビット誤り報知手段、
２５は誤りの生じたビットのワード内の位置と、正しい
値を冗長バス１１に送り出すデータ訂正手段、２６はビ
ット誤り報知手段２４とデータ訂正手段２５の出力を冗
長バス１１に送り出す冗長バスインターフェイス手段で
ある。
２１は並列バス１０と情報の授受をする並列バスインタ
ーフェイス部、２２は並列バスインターフェイス部２１
を制御する送信制御部、２３は送信制御部２２が並列バ
ス１０に送出したデータを読返して送出すべきデータと
の比較を行うリードバック手段で、一致しているか不一
致であるか出力する。２４はリードバック手段２３で不
一致を検出すると冗長バス１１を介して送出したデータ
に誤りが発生したことを知らせるビット誤り報知手段、
２５は誤りの生じたビットのワード内の位置と、正しい
値を冗長バス１１に送り出すデータ訂正手段、２６はビ
ット誤り報知手段２４とデータ訂正手段２５の出力を冗
長バス１１に送り出す冗長バスインターフェイス手段で
ある。
３０はユニットが並列バス１０，１１から情報を受取る
受信部、３１は並列バス１０と情報の授受を行う並列バ
スインターフェイス部、３２は並列バスインターフェイ
ス部３１を制御する受信制御部、３３は冗長バス１１に
データの誤りが報知されている場合にこの誤りを訂正す
るのに必要なデータを冗長バス１１から取出す誤りビッ
ト回復手段で、正しいデータに回復して受信制御部３２
に渡す。３４は誤りビット回復手段３３が冗長バス１１
から情報を入力する。
受信部、３１は並列バス１０と情報の授受を行う並列バ
スインターフェイス部、３２は並列バスインターフェイ
ス部３１を制御する受信制御部、３３は冗長バス１１に
データの誤りが報知されている場合にこの誤りを訂正す
るのに必要なデータを冗長バス１１から取出す誤りビッ
ト回復手段で、正しいデータに回復して受信制御部３２
に渡す。３４は誤りビット回復手段３３が冗長バス１１
から情報を入力する。
このように構成された装置の動作を次に説明する。まず
正常な通信状態では、送信制御部２２は並列バスインタ
ーフェイス部２１を介して並列バス１０にデータ等を送
出す。受信制御部３２は並列バスインターフェイス部３
１を介して並列バス１０からデータ等を受取り、必要な
処理を行う。冗長バス１１は使用されない。
正常な通信状態では、送信制御部２２は並列バスインタ
ーフェイス部２１を介して並列バス１０にデータ等を送
出す。受信制御部３２は並列バスインターフェイス部３
１を介して並列バス１０からデータ等を受取り、必要な
処理を行う。冗長バス１１は使用されない。
次に異常な通信状態では、送信制御部２２は並列バス１
０にデータ等を送出す。リードバック手段２３によって
並列バス１０上のデータビットに誤りが発生しているこ
とを検出すると、ビット誤り報知手段２４を介して冗長
バス１１に誤りが生じた旨を知らせる。又、データ訂正
手段２５によって、誤りのあるデータを回復させるため
に必要な情報を冗長バス１１に送出す。
０にデータ等を送出す。リードバック手段２３によって
並列バス１０上のデータビットに誤りが発生しているこ
とを検出すると、ビット誤り報知手段２４を介して冗長
バス１１に誤りが生じた旨を知らせる。又、データ訂正
手段２５によって、誤りのあるデータを回復させるため
に必要な情報を冗長バス１１に送出す。
受信制御部３２は並列バス１０からデータ等を受取る。
誤りビット回復手段３３は冗長バス１１から並列バス１
０上のデータビットに誤りがあることを知り、回復に必
要なデータを冗長バス１１から受取って正しいデータに
する。
誤りビット回復手段３３は冗長バス１１から並列バス１
０上のデータビットに誤りがあることを知り、回復に必
要なデータを冗長バス１１から受取って正しいデータに
する。
第２図は本発明の具体例を示す構成接続図である。図に
おいて、１０はデータを送るデータバス、１２はデータ
信号中に誤ったデータビットが存在することを示すビッ
ト誤り検出線路、１３は誤りが生じたデータビットのワ
ード内の位置を伝送する誤りビット指示線路、１４は誤
りが生じたデータビットの正しい値を伝送する予備デー
タビット線路である。線路１２，１３，１４は前記した
冗長バス１１に相当し、データバス１０とあわせた全体
で並列バスと呼ばれる。
おいて、１０はデータを送るデータバス、１２はデータ
信号中に誤ったデータビットが存在することを示すビッ
ト誤り検出線路、１３は誤りが生じたデータビットのワ
ード内の位置を伝送する誤りビット指示線路、１４は誤
りが生じたデータビットの正しい値を伝送する予備デー
タビット線路である。線路１２，１３，１４は前記した
冗長バス１１に相当し、データバス１０とあわせた全体
で並列バスと呼ばれる。
４０はユニットが並列バスに情報を送出す送信部、４１
はデータバス１０にデータを出力する出力データレジス
タで、図では４ビットの場合を示しているがビット数に
合わせて増減する。４２は出力データレジスタ４１にデ
ータを与える内部バス、４３は出力データレジスタ４１
とデータバス１０に出力された内容とを比較する送出デ
ータ比較回路、４４は送出データ比較回路４３で不一致
を検出した場合にビット誤り検出線路１２をアクティブ
にするビット誤り検出回路、４５は送出データ比較回路
４３で不一致を検出したビットのワード内の位置を求め
る誤りビット符号化回路で、誤りビット指示線路１３に
出力する。４６は誤っているビットの正しい値を予備デ
ータビット線路１４に出力する訂正データ選択回路であ
る。
はデータバス１０にデータを出力する出力データレジス
タで、図では４ビットの場合を示しているがビット数に
合わせて増減する。４２は出力データレジスタ４１にデ
ータを与える内部バス、４３は出力データレジスタ４１
とデータバス１０に出力された内容とを比較する送出デ
ータ比較回路、４４は送出データ比較回路４３で不一致
を検出した場合にビット誤り検出線路１２をアクティブ
にするビット誤り検出回路、４５は送出データ比較回路
４３で不一致を検出したビットのワード内の位置を求め
る誤りビット符号化回路で、誤りビット指示線路１３に
出力する。４６は誤っているビットの正しい値を予備デ
ータビット線路１４に出力する訂正データ選択回路であ
る。
５０はユニットが並列バスから情報を受取る受信部、５
１はデータバス１０で受取ったデータを伝送する内部バ
ス、５２はビット誤り検出線路１２がアクティブである
場合は誤りビット指示線路１３及び予備データビット線
路１４の信号を用いて誤りビットを訂正するためにデー
タビットに対応した信号を発生する誤りビット復号化回
路、５３は誤りビット復号化回路５２の信号とデータビ
ットとの論理演算を行うデータ訂正回路で、誤ったデー
タビットを正しい値にする。
１はデータバス１０で受取ったデータを伝送する内部バ
ス、５２はビット誤り検出線路１２がアクティブである
場合は誤りビット指示線路１３及び予備データビット線
路１４の信号を用いて誤りビットを訂正するためにデー
タビットに対応した信号を発生する誤りビット復号化回
路、５３は誤りビット復号化回路５２の信号とデータビ
ットとの論理演算を行うデータ訂正回路で、誤ったデー
タビットを正しい値にする。
このように構成された装置において、誤りの生じたデー
タは次の如く訂正される。送出データ比較回路４３は出
力データレジスタ４１の出力するデータビットとデータ
バス１０上のデータビットとを比較し、不一致であれば
ビット誤り検出回路４４によってビット誤り検出線路１
２をアクティブにすると共に、誤りビット符号化回路４
５によって誤りビットのワード内の位置を誤りビット指
示線路１３に出力し、訂正データ選択回路４６によって
正しい値を予備データビット線路に出力する。
タは次の如く訂正される。送出データ比較回路４３は出
力データレジスタ４１の出力するデータビットとデータ
バス１０上のデータビットとを比較し、不一致であれば
ビット誤り検出回路４４によってビット誤り検出線路１
２をアクティブにすると共に、誤りビット符号化回路４
５によって誤りビットのワード内の位置を誤りビット指
示線路１３に出力し、訂正データ選択回路４６によって
正しい値を予備データビット線路に出力する。
誤りビット復号化回路５２はビット誤り検出線路１２が
アクティブである場合に、誤りビット指示線路１３と予
備データビット線路１４により訂正に必要なデータを得
て、データ訂正回路５３によって正しい値にデータを訂
正して内部バス５１に供給する。
アクティブである場合に、誤りビット指示線路１３と予
備データビット線路１４により訂正に必要なデータを得
て、データ訂正回路５３によって正しい値にデータを訂
正して内部バス５１に供給する。
（発明の効果） 以上説明したように、本発明によれば並列バス上での１
ビットの異常に対して回復動作が可能となり、並列バス
の信頼性が向上する。
ビットの異常に対して回復動作が可能となり、並列バス
の信頼性が向上する。
また並列バス上の異常がデータの送信側，受信側の双方
で認識できるので、異常発生を通報するシステム構成が
容易に実現できる。
で認識できるので、異常発生を通報するシステム構成が
容易に実現できる。
また実施例のようにゲートを用いて送出データ比較回路
４３及びデータ訂正回路５３を構成しているので、単純
な回路構成となり高速で信頼性の高い並列バスを安価に
実現できる。
４３及びデータ訂正回路５３を構成しているので、単純
な回路構成となり高速で信頼性の高い並列バスを安価に
実現できる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は第１図の装置の具体例を示す構成接続図である。 １２……ビット誤り検出線路、１３……誤りビット指示
線路、１４……予備データビット線路、２３……リード
バック手段、２４……ビット誤り報知手段、２５……デ
ータ訂正手段、３３……誤りビット回復手段。
図は第１図の装置の具体例を示す構成接続図である。 １２……ビット誤り検出線路、１３……誤りビット指示
線路、１４……予備データビット線路、２３……リード
バック手段、２４……ビット誤り報知手段、２５……デ
ータ訂正手段、３３……誤りビット回復手段。
Claims (1)
- 【請求項１】複数のユニットの間でデータの授受を並列
バス上で行う並列伝送装置において、 データ信号中に誤ったデータビットが存在することを示
すビット誤り検出線路、誤りが生じたデータビットのワ
ード内の位置を伝送する誤りビット指示線路、誤りが生
じたデータビットの正しい値を伝送する予備データビッ
ト線路を設けた並列バスと、 データ送出の際に並列バス上のデータを読返し送出すべ
きデータとの比較を行うリードバック手段、リードバッ
ク手段で不一致を検出すると前記ビット誤り検出線路を
アクティブにするビット誤り報知手段、誤りの生じたビ
ットのワード内の位置を誤りビット指示線路に送出すと
共に誤りの生じたビットの正しい値を予備データビット
線路に送り出すデータ訂正手段を設けた送信部と、 データを受信する際にビット誤り検出線路がアクティブ
であるときは、誤りビット指示線路の信号が示す位置の
ビットに予備データビット線路の信号をデータとして受
信する誤りビット回復手段を設けた受信部 とを備えたことを特徴とする冗長化並列伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051681A JPH0640318B2 (ja) | 1986-03-10 | 1986-03-10 | 冗長化並列伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051681A JPH0640318B2 (ja) | 1986-03-10 | 1986-03-10 | 冗長化並列伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208152A JPS62208152A (ja) | 1987-09-12 |
| JPH0640318B2 true JPH0640318B2 (ja) | 1994-05-25 |
Family
ID=12893625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051681A Expired - Lifetime JPH0640318B2 (ja) | 1986-03-10 | 1986-03-10 | 冗長化並列伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640318B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999014989A1 (de) * | 1997-09-18 | 1999-03-25 | Siemens Aktiengesellschaft | Steuervorrichtung für lichtanlagen von flughäfen |
-
1986
- 1986-03-10 JP JP61051681A patent/JPH0640318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208152A (ja) | 1987-09-12 |
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