JPH04302333A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH04302333A JPH04302333A JP3067229A JP6722991A JPH04302333A JP H04302333 A JPH04302333 A JP H04302333A JP 3067229 A JP3067229 A JP 3067229A JP 6722991 A JP6722991 A JP 6722991A JP H04302333 A JPH04302333 A JP H04302333A
- Authority
- JP
- Japan
- Prior art keywords
- card
- bus
- line
- spare line
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 26
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000002159 abnormal effect Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、共通のデータバスを使
用するデータ処理装置に関し、さらに詳しくは、ＣＰＵ
やメモリ等を搭載した複数のカードの相互間を共通バス
を介して接続したデータ処理装置において、共通バスが
故障した場合でも動作を続行できるようにしたデータ処
理装置に関する。
用するデータ処理装置に関し、さらに詳しくは、ＣＰＵ
やメモリ等を搭載した複数のカードの相互間を共通バス
を介して接続したデータ処理装置において、共通バスが
故障した場合でも動作を続行できるようにしたデータ処
理装置に関する。
【０００２】
【従来の技術】図３は、共通のデータバスを使用する従
来のデータ処理装置の構成概念図である。複数のマスタ
カードＭＳ１〜ＭＳｍ、複数のスレーブカードＳＢ１〜
ＳＢｎがいずれも冗長化したバスを介して共通バスＢＳ
に接続されている。
来のデータ処理装置の構成概念図である。複数のマスタ
カードＭＳ１〜ＭＳｍ、複数のスレーブカードＳＢ１〜
ＳＢｎがいずれも冗長化したバスを介して共通バスＢＳ
に接続されている。
【０００３】図４は、図３に於いて、マスタカードとス
レーブカードとの間を接続する共通バスＢＳの接続図で
ある。共通バスは、アドレスバスＡｏ〜Ａｉと、データ
バスＤｏ〜Ｄｊと、制御信号バスＣＴＬｌ〜ＣＴＬｋで
構成されており、マスタカードおよびスレーブカード内
において、各バス内にドライバＤＲ／レシーバＲＣをそ
れぞれ有している。データバスＤｏ〜Ｄｊに設けられて
いるドライバＤＲ／レシーバＲＣは、リード／ライト信
号Ｒ／Ｗが与えられており、このリード／ライト信号に
応じてマスタカードとスレーブカードとの間のデータの
転送を制御している。
レーブカードとの間を接続する共通バスＢＳの接続図で
ある。共通バスは、アドレスバスＡｏ〜Ａｉと、データ
バスＤｏ〜Ｄｊと、制御信号バスＣＴＬｌ〜ＣＴＬｋで
構成されており、マスタカードおよびスレーブカード内
において、各バス内にドライバＤＲ／レシーバＲＣをそ
れぞれ有している。データバスＤｏ〜Ｄｊに設けられて
いるドライバＤＲ／レシーバＲＣは、リード／ライト信
号Ｒ／Ｗが与えられており、このリード／ライト信号に
応じてマスタカードとスレーブカードとの間のデータの
転送を制御している。
【０００４】
【発明が解決しようとする課題】このように構成された
従来のデータ処理装置においては、共通バスの１つの信
号線が故障（例えば信号ラインにつながるＩＣ等の故障
）すると、装置全体が動作しなくなるという課題があっ
た。
従来のデータ処理装置においては、共通バスの１つの信
号線が故障（例えば信号ラインにつながるＩＣ等の故障
）すると、装置全体が動作しなくなるという課題があっ
た。
【０００５】本発明は、この様な点に鑑みてなされたも
のであって、共通バスの１つの信号線の故障を検出し、
それをスペア線に切替えることにより正常動作を維持す
ることのできる、信頼性の高いデータ処理装置を提供す
ることを目的とする。
のであって、共通バスの１つの信号線の故障を検出し、
それをスペア線に切替えることにより正常動作を維持す
ることのできる、信頼性の高いデータ処理装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】この様な課題を解決する
本発明は、マスタカードとスレーブカードとの間を共通
のデータバスで接続して構成されるデータ処理装置であ
って、前記マスタカードとスレーブカードとの間にスペ
ア線を設けると共に、マスタカードとスレーブカード内
に、前記データバスにそれぞれつながる送受信回路と、
これらの送受信回路のアドレス／データのパリティエラ
ー，シーケンス異常を検出する異常検出回路と、この異
常検出回路が異常を検出したとき、前記データバスの１
つの異常信号線を前記スペア線に切替えるスペア線接続
回路とをそれぞれ設けたことを特徴とするデータ処理装
置である。
本発明は、マスタカードとスレーブカードとの間を共通
のデータバスで接続して構成されるデータ処理装置であ
って、前記マスタカードとスレーブカードとの間にスペ
ア線を設けると共に、マスタカードとスレーブカード内
に、前記データバスにそれぞれつながる送受信回路と、
これらの送受信回路のアドレス／データのパリティエラ
ー，シーケンス異常を検出する異常検出回路と、この異
常検出回路が異常を検出したとき、前記データバスの１
つの異常信号線を前記スペア線に切替えるスペア線接続
回路とをそれぞれ設けたことを特徴とするデータ処理装
置である。
【０００７】
【作用】異常検出回路で異常が検出されると、異常が起
きたバスのラインを捜しだし、そのラインをスペア線接
続回路が、スペアラインに切替え、データ処理を続行で
きるようにする。
きたバスのラインを捜しだし、そのラインをスペア線接
続回路が、スペアラインに切替え、データ処理を続行で
きるようにする。
【０００８】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。
説明する。
【０００９】図１は、本発明の一実施例を示す構成ブロ
ック図である。図において、ＭＳはマスタカード、ＳＢ
はスレーブカードでこれらの間は共通のバスＢＳ（この
バスには、アドレスバス、データバスの他に制御ライン
も含まれているものとする）で接続されている。この図
では、マスタカードおよびスレーブカードはそれぞれ一
つだけ示すが、実際は複数設けられていてデータ処理装
置が構成される。
ック図である。図において、ＭＳはマスタカード、ＳＢ
はスレーブカードでこれらの間は共通のバスＢＳ（この
バスには、アドレスバス、データバスの他に制御ライン
も含まれているものとする）で接続されている。この図
では、マスタカードおよびスレーブカードはそれぞれ一
つだけ示すが、実際は複数設けられていてデータ処理装
置が構成される。
【００１０】ＳＰＲはマスタカードＭＳとスレーブカー
ドＳＢとの間に設けたスペア線である。各マスタカード
ＭＳとスレーブカードＳＢ内には、いずれもバスＢＳに
それぞれつながる送受信回路１と、これらの送受信回路
のアドレス／データのパリティエラー，シーケンス異常
を検出する異常検出回路２と、異常検出回路２が異常を
検出したとき、データバスＤＢの１つの異常信号線をス
ペア線ＳＰＲに切替えるスペア線接続回路３とがそれぞ
れ設けられている。異常検出回路２としては、アドレス
やデータのパリティチェック機能、シーケンス異常を検
出する機能を持つ公知の回路が用いられる。
ドＳＢとの間に設けたスペア線である。各マスタカード
ＭＳとスレーブカードＳＢ内には、いずれもバスＢＳに
それぞれつながる送受信回路１と、これらの送受信回路
のアドレス／データのパリティエラー，シーケンス異常
を検出する異常検出回路２と、異常検出回路２が異常を
検出したとき、データバスＤＢの１つの異常信号線をス
ペア線ＳＰＲに切替えるスペア線接続回路３とがそれぞ
れ設けられている。異常検出回路２としては、アドレス
やデータのパリティチェック機能、シーケンス異常を検
出する機能を持つ公知の回路が用いられる。
【００１１】図２は、図１において、送受信回路１およ
びスペア線接続回路３の接続図である。共通バスＢＳに
おいて、Ａｉ〜Ａｏはｉ＋１ビットのアドレスバス、Ｄ
ｊ〜Ｄｏはｊ＋１ビットデータバス、ＣＴＬｋはマスタ
カードから出力される制御線、ＣＴＬｌはスレーブカー
ドから出力される制御線をそれぞれ示している。また、
ＳＰＲはスペア線、ＣＯＭは通信ラインでこれらはいず
れも本発明において、新たに設けたものである。Ｒ／Ｗ
はリード／ライト信号線で、制御線ＣＴＬｋに含まれて
おり、データバスの各ラインに挿入されているバッファ
ゲートを、リード／ライト信号により制御するように構
成されている。Ｕ１〜Ｕ１０は、スペア線接続回路を構
成するロジック回路で、切替えモードバスＭＤ１（マス
タカード側），ＭＤ３（スレーブカード側）上の信号に
より、どのラインをスペア線ＳＰＲに接続するかを決定
し、該当のラインをスペア線に接続するものである。な
お、ここには、異常検出回路は図示しておらず、通信ラ
インＣＯＭを介して、どのバスをスペア線に切替え接続
するかの情報が、相手のカード側に伝えられるようにし
てある。
びスペア線接続回路３の接続図である。共通バスＢＳに
おいて、Ａｉ〜Ａｏはｉ＋１ビットのアドレスバス、Ｄ
ｊ〜Ｄｏはｊ＋１ビットデータバス、ＣＴＬｋはマスタ
カードから出力される制御線、ＣＴＬｌはスレーブカー
ドから出力される制御線をそれぞれ示している。また、
ＳＰＲはスペア線、ＣＯＭは通信ラインでこれらはいず
れも本発明において、新たに設けたものである。Ｒ／Ｗ
はリード／ライト信号線で、制御線ＣＴＬｋに含まれて
おり、データバスの各ラインに挿入されているバッファ
ゲートを、リード／ライト信号により制御するように構
成されている。Ｕ１〜Ｕ１０は、スペア線接続回路を構
成するロジック回路で、切替えモードバスＭＤ１（マス
タカード側），ＭＤ３（スレーブカード側）上の信号に
より、どのラインをスペア線ＳＰＲに接続するかを決定
し、該当のラインをスペア線に接続するものである。な
お、ここには、異常検出回路は図示しておらず、通信ラ
インＣＯＭを介して、どのバスをスペア線に切替え接続
するかの情報が、相手のカード側に伝えられるようにし
てある。
【００１２】このように構成した装置の動作を説明すれ
ば、以下の通りである。以下の説明では、アドレスバス
の中のラインＡｉに挿入されているバッファＩＣＵ０が
故障した場合を想定している。
ば、以下の通りである。以下の説明では、アドレスバス
の中のラインＡｉに挿入されているバッファＩＣＵ０が
故障した場合を想定している。
【００１３】マスタカードＭＳは、スペア線ＳＰＲ，通
信ラインＣＯＭが正常に動作していることをチェックし
ている。これらの各ラインが正常である場合、先ずマス
タカードＭＳ内の異常検出回路２が、アドレスバスが異
常であることを検出する。次に、マスタカード内の異常
検出回路２は、通信ラインＣＯＭを介してどのバスをス
ペア線に切替えるかの情報を、相手のスレーブカードＳ
Ｂに伝える。ここで、各カードでは、どのラインに異常
が発生しているかが未だ不明であるから、切替えモード
バスＭＤ１，ＭＤ３には切替え制御信号のパターンを順
次変え、各バスのラインを順番にスペア線ＳＰＲに切替
えて行き（接続して行き）、データ転送が正常に終了す
るまで切替え制御信号のパターンの変更を行う。ここで
、切替え制御信号のパターンとしては、例えば制御線Ｃ
ＴＬｌを切替える場合は、切替えモードバスＭＤ１，Ｍ
Ｄ３の７ビットのみ「１」で、他は「０」とするような
パターンの切替え制御信号を出力する。
信ラインＣＯＭが正常に動作していることをチェックし
ている。これらの各ラインが正常である場合、先ずマス
タカードＭＳ内の異常検出回路２が、アドレスバスが異
常であることを検出する。次に、マスタカード内の異常
検出回路２は、通信ラインＣＯＭを介してどのバスをス
ペア線に切替えるかの情報を、相手のスレーブカードＳ
Ｂに伝える。ここで、各カードでは、どのラインに異常
が発生しているかが未だ不明であるから、切替えモード
バスＭＤ１，ＭＤ３には切替え制御信号のパターンを順
次変え、各バスのラインを順番にスペア線ＳＰＲに切替
えて行き（接続して行き）、データ転送が正常に終了す
るまで切替え制御信号のパターンの変更を行う。ここで
、切替え制御信号のパターンとしては、例えば制御線Ｃ
ＴＬｌを切替える場合は、切替えモードバスＭＤ１，Ｍ
Ｄ３の７ビットのみ「１」で、他は「０」とするような
パターンの切替え制御信号を出力する。
【００１４】そして、この実施例の場合、切替えモード
バスＭＤ１，ＭＤ３の０ビットのみ「１」の時、データ
転送が正常に終了することとなるので、一番最初のアド
レスバスのラインＡｉが故障していることを知る。従っ
て、以後の動作は、ラインＡｉをスペアラインＳＰＲに
切替えた状態を維持させ、データ転送を続行することが
できる。
バスＭＤ１，ＭＤ３の０ビットのみ「１」の時、データ
転送が正常に終了することとなるので、一番最初のアド
レスバスのラインＡｉが故障していることを知る。従っ
て、以後の動作は、ラインＡｉをスペアラインＳＰＲに
切替えた状態を維持させ、データ転送を続行することが
できる。
【００１５】なお、この実施例では、バッボード接続に
より装置を構成することを想定したが、これらの回路は
シリコンバックプレーンなどに適用しても同様の効果が
得られるもので、本発明はこの場合にも適用される。
より装置を構成することを想定したが、これらの回路は
シリコンバックプレーンなどに適用しても同様の効果が
得られるもので、本発明はこの場合にも適用される。
【００１６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、これまで共通バスが故障した場合、それを検出す
ることはできても救済することができなかったが、スペ
ア線に切替えることで、動作を続行することができる。 従って信頼性の高いデータ処理装置が提供できる。
れば、これまで共通バスが故障した場合、それを検出す
ることはできても救済することができなかったが、スペ
ア線に切替えることで、動作を続行することができる。 従って信頼性の高いデータ処理装置が提供できる。
【図１】本発明の一実施例を示す構成ブロック図である
。
。
【図２】送受信回路およびスペア線接続回路の接続図で
ある。
ある。
【図３】共通のデータバスを使用する従来のデータ処理
装置の構成概念図である。
装置の構成概念図である。
【図４】マスタカードとスレーブカードとの間の共通バ
スの接続図である。
スの接続図である。
ＭＳ マスタカード
ＳＢ スレーブカード
ＢＳ 共通バス
ＳＰＲ スペア線
１ 送受信回路
２ 異常検出回路
３ スペア線接続回路３
Claims (1)
- 【請求項１】 マスタカードとスレーブカードとの間
を共通のデータバスで接続して構成されるデータ処理装
置であって、前記マスタカードとスレーブカードとの間
にスペア線を設けると共に、マスタカードとスレーブカ
ード内に、前記データバスにそれぞれつながる送受信回
路と、これらの送受信回路のアドレス／データのパリテ
ィエラー，シーケンス異常を検出する異常検出回路と、
この異常検出回路が異常を検出したとき、前記データバ
スの１つの異常信号線を前記スペア線に切替えるスペア
線接続回路とをそれぞれ設けたことを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067229A JPH04302333A (ja) | 1991-03-29 | 1991-03-29 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067229A JPH04302333A (ja) | 1991-03-29 | 1991-03-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302333A true JPH04302333A (ja) | 1992-10-26 |
Family
ID=13338879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067229A Pending JPH04302333A (ja) | 1991-03-29 | 1991-03-29 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006341A (en) * | 1994-12-29 | 1999-12-21 | Telefonaktiebolaget Lm Ericsson | Bus arrangement related to a magazine |
-
1991
- 1991-03-29 JP JP3067229A patent/JPH04302333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006341A (en) * | 1994-12-29 | 1999-12-21 | Telefonaktiebolaget Lm Ericsson | Bus arrangement related to a magazine |
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