KR0175468B1 - 이중 시스템 버스 정합 장치 - Google Patents

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Abstract

본 발명은 이중 시스템 버스 구조를 지원하는 이중 시스템 버스 정합장치에 관한 것으로, 이중화된 시스템 버스와의 접속을 위한 시스템 버스 정합수단; 상기 시스템 버스 정합수단에 연결되고 로컬 버스에 연결되어 이중화 된 시스템 버스와의 정합을 갖는 프로세서 모듈내에서 버스 선택을 위한 시스템 버스 제어수단; 상기 시스템 버스 제어수단에 로컬 버스로 연결되는 로컬 중앙제어수단; 상기 시스템 버스 제어수단이 로컬 중앙제어수단에 로컬 버스로 연결되는 로컬 메모리 수단을 구비하는 것을 특징으로 한다.

Description

이중 시스템 버스 정합장치
제1도는 본 발명이 적용되는 시스템 블록 구성도.
제2도는 본 발명에 따른 시스템 버스 정합기의 블록 구성도.
제3도는 버스 송신부의 세부 블록 구성도.
제4도는 버스 수신부의 세부 블록 구성도.
제5도는 데이터 버스 송신 블럭의 세부 블록 구성도.
제6도는 어드레스 및 제어 신호 송신 블럭의 상세 블록구성도.
제7도는 데이터 버스 수신 블럭의 세부 블록 구성도.
제8도는 어드레스 버스 수신 블럭의 세부 블록 구성도.
제9도는 제어신호 수신 블럭의 세부 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 프로세서 모듈 2 : 시스템 버스 정합기
3 : 상용 시스템 버스 제어기 4 : 로컬 중앙처리기(CPU)
5 : 로컬 메모리 6,7 : 시스템 버스
8 : 로컬 버스 9,10 : 버스 수신부
11 : 상태감지 및 버스정합 제어부 12 : 데이터 버스 송신 블럭
13 : 어드레스 버스 송신 블럭 14 : 제어 신호 송신 블럭
15 : 데이터 버스 수신 블럭 16 : 어드레스 버스 수신 블럭
본 발명은 이중 시스템 버스 구조를 지원하는 이중 시스템 버스 정합장치에 관한 것이다.
최근 반도체 기술의 발전에 힘입어 고품질의 고속 통신 서비스에 대한 수요가 급격히 늘어남에 따라 단일점 고장으로 인한 시스템 다운현상을 피하기 위해 중요 기능에 대한 하드웨어를 중복 구성함으로서 일시적인 하드웨어 오동작이나 소프트웨어의 에러가 발생하더라도 주어진 업무를 계속 수행할 수 있는 고장감내형 구조를 많이 채택하고 있다. 한편, 비동기 전송모들 근간으로 하는 초고속 통신 시스템에서 다양한 형태의 정보처리는 물론 단위시간당 송수신되는 많은 데이터를 처리하기 위해 다수의 고성능 프로세서를 두어 기능분산에 의하여 시스템의 성능을 향상시키고 있다. 이때 많은 량의 데이터 정보가 프로세서 상호간에서 교환될 필요가 있으며, 이를 위해 데이터의 전송 대역폭이 높은 시스템 버스를 사용한다.
종래의 통신 시스템에 적용된 고장감내 구조에서는 비교적 전송대역폭이 낮은 고유한 시스템 버스에 대한 이중화를 지원하는 버스정합 기능이 구현되었으나 이들은 시스템 차원의 확장이나 성능개선시에 상당한 제한 요소가 된다.
즉, 종래의 교환기나 통신 제어용으로 사용되고 있는 고장감내 구조의 제어시스템에서 시스템 버스의 신뢰성을 고려하여 이중 시스템 버스로 구성하여 운용되어 왔으며, 여기에 적용된 시스템 버스는 대부분 데이터 및 어드레스의 대역이 16비트 이하로 비교적 신호 수가 작고 고유한 시스템 버스 규격을 지원하는 버스 정합장치를 리던던시 개념을 적용하여 다중화로 구성하여 시스템 버스의 신뢰성을 높이는 방향으로 구현되어 왔다. 그러나, 최근 다양한 산업분야에서 개방구조의 시스템에 적용할 수 있는 고성능 시스템 버스가 산업표준화가 이루어져 표준 버스 규격을 지원하는 버스 정합장치가 사용화되어 공급되어 있는데, 예를 들면 현재 통신 분야의 제어 시스템에서 사용되는 시스템 버스는 대부분 32비트 이상의 대역폭이 요구되는 산업표준규격의 VME버스가 고성능 시스템 버스로 널리 활용되고 있으며, 이러한 버스 규격을 만족하는 버스 정합장치도 이미 상용화되어 널리 응용되고 있다. 상기와 같은 표준 시스템 버스를 기반으로 하는 통신 시스템은 비교적 고 신뢰성이 요구되지 않는 단순한 응용분야에 쉽게 그 적용이 가능하다.
그러나, 고신뢰성이나 온라인 유지보수가 필적으로 요구되는 공중망 교환기나 초고속 통신용 제어시스템에서 상용 시스템 버스를 적용할 경우 전체 시스템의 신뢰성을 고려하여 시스템 버스의 이중화 구성이 요구된다. 이와같은 응용분야에서 표준 시스템 버스를 이중화로 구성할 경우에 별도로 시스템 버스의 이중화 구성을 위한 제어 및 감시기능과 시스템 버스의 고유 규격을 만족시켜야 하는 복잡한 이중화 전용의 정합 장치를 설계하는 방법과, 기존의 단일 버스 구성에 맞게 설계된 상용 버스 정합장치를 활용하되, 외부에 이중화 구성을 지원하는 부가 로직을 설계하여 구현하는 방법이 있다. 전자의 경우, 시스템 버스 정합장치에서부터 시스템 버스에 이르기까지 모든 기능이 이중화로 구성되어 장애 발생시에도 소프트웨어의 제어하에 긴밀하게 복구처리가 가능한 반면, 응용범위가 특정 시스템 구조에 제한적일 뿐아니라 기능 구현이 매우 복잡하고 비용도 매우 높아지는 단점이 있다.
후자의 경우는 표준 시스템 버스의 규격을 지원하는 상용 버스 정합 장치를 이용하고 시스템 버스의 물리적인 경로만 이중화로 구성함으로써 비교적 간단한 하드웨어에 의해 구현이 가능하며, 유지보수 차원의 고 가용성을 요하는 시스템에 그 적용이 가능하다.
본 발명에서는 후자와 같이 로컬 버스 규격과 표준 시스템 버스 규격을 만족시켜 주는 상용 버스 정합 장치를 이용하여 비교적 간단한 부가로직을 추가하여 이중화 버스를 구현함에 있어 먼저 다음의 제약사항들을 고려하였다.
1. 최근 널리 사용되고 있는 고성능 산업 표준 시스템 버스는 데이터와 어드레스 버스의 대역폭이 종래의 경우와는 달리 32비트 이상으로 확장됨에 따라 이를 이중화로 구성할 경우 신호핀의 수가 대폭 증가되어버스 정합부에 대한 부가 로직이 매우 복잡해지므로 가능한 단순화할 필요가 있다.
2. 시스템 차원에서 장애가 발생할 확률은 내부 기능 모듈보다 공통자원으로 사용되는 시스템 버스에서 자주 발생할 수 있으므로 이러한 기능에 대한 리던던시와 장애 검출 기능이 보다 강화될 필요가 있다. 따라서, 현재 널리 사용되고 있는 표준 VME버스에는 버스의 장애 검출을 위한 기능이 제공되고 있지 않으므로 이중으로 구성되는 각 시스템 버스의 데이터신호에 대해 패리티 검사기능을 부가하여 각 시스템 버스상에서 발생되는 데이터 오류를 조기에 검출하여 정상적인 버스의 선택에 활용 가능해야 한다.
3. 내부의 로컬 버스와 표준 시스템 버스 간의 복잡한 버스 프로토콜을 지원하는 상용버스 정합장치를 최대한 이용하고 시스템 버스의 물리적인 계층에서 신뢰성을 제공함으로써 소프트웨어 부담없이 하드웨어에 의존하여 시스템의 고 신뢰성을 성취할 수 있고, 경제적으로 구현이 가능하여야 한다.
따라서, 상기 종래 기술에 대한 문제점을 해결하고, 상기한 사항을 감안하여 안출되 본 발명은, 교환기나 초고속 통신 제어 시스템등의 고신뢰성을 필요로 하는 시스템에서 표준화된 VME 버스를 이중화로 구성하는, 즉 산업계에서 규격 표준화가 이루어진 안정된 시스템 버스의 이중화를 지원하여, 특히 시스템 버스의 프로토콜 및 규격 타이밍을 기본적으로 지원하는 상용중인 단일 시스템 버스 제어기를 이용하고, 이중화 버스와 접속되는 부분에 비교적 간단한 하드웨어로 구현이 가능한 시스템 버스 정합장치를 추가함으로써 데이터 전송을 위한 독립된 두 경로의 시스템 버스를 제공함으로써 각 프로세서 모듈은 이중화된 시스템 버스의 지원에 대한 별도의 소프트웨어 부담이 없어 시스템 버스상의 고장에 대한 신뢰성을 높일 수 있는, 즉 높은 신뢰성 및 가동성을 요하는 통신분야에 적용되는 고장감내형 제어 시스템에서 시스템의 신뢰성을 제고하기 위해 동일한 두 개의 시스템 버스를 통하여 정확한 데이터를 안정되게 프로세서 모듈로 전달하는 이중 시스템 버스 정합장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 이중화된 시스템 버스와의 접속을 위한 시스템 버스 정합수단, 상기 시스템 버스 정합수단에 연결되고 로컬 버스에 연결되어 표준 프로토콜 및 타이밍 규격을 지원하는 사용화된 단일 시스템 버스 제어수단, 상기 시스템 버스 제어수단에 로컬 버스로 연결되는 로컬 중앙처리수단, 및 상기 시스템 버스 제어수단이 로컬 중앙처리수단에 로컬 버스로 연결되는 로컬 메모리 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 본 발명이 적용되는 제어 시스템의 구조도로서, 도면에서 1은 프로세서 모듈, 2는 시스템 버스 정합장치, 3은 상용 시스템 버스 제어기, 4는 로컬 중앙처리 장치(CPU), 5는 로컬 메모리 장치, 6,7은 시스템 버스, 8은 로컬 버스를 각각 나타낸다.
도면에 도시한 바와 같이 프로세서 모듈(1)은 중앙처리 장치, 메인 메모리 및 시스템 버스 제어기(3)와 이중화 시스템 버스(6,7)와 접속되는 시스템 버스 정합기(2)로 구성된다.
상기 시스템 버스 정압기(2)와 시스템 버스 제어기(3)는 배부적으로 다수의 상기 프로세서 모듈(1)과 같은 기능으로 구성되는 각 기능 모듈에 공통적으로 구비되어 시스템 버스의 마스터인 경우와 슬레이브로 동작될 경우를 각각 도시한 것이다.
로컬 CPU(4)와 로컬 메모리(5)는 각각 동일한 시스템 버스가 이중으로 구성되어 각 프로세서 모듈과 연결된다. 이때 각 시스템 버스는 32비트의 데이터 폭과 32비트 어드레스 및 제어신호로 구성되는 표준화된 VME 버스신호에 별도의 각 8비트 데이터 신호에 대응하는 4비트의 패리티 신호와 패리티유효신호가 포함된다.
제1도는 물리적으로 이중화된 시스템 버스에 연결되는 각 기능 모듈들, 예를 들면 다중화로 구성이 가능한 프로세서 모듈과 다양한 입출력 모듈들의 전체적인 상호 연결을 간단하게 도시한 것으로서, 표준 시스템 버스의 동작은 항상 마스터 혹은 슬레이브의 역할로 구분되어진다. 이때 각 모듈별로 구성되는 시스템 버스 제어기(3)는 표준 시스템 버스 규격을 지원하는 상용 버스 정합장치를 그대로 수용하고, 시스템 버스 정합기(2)는 시스템 버스의 이중화 구성을 위해 독립된 두 개의 시스템 버스에 대한 물리적인 이중화 경로를 제공하고, 두 버스의 동작에 대한 동일성여부, 각 버스의 장애 검사, 및 정상 동작중인 버스의 선택을 위한 일련의 기능을 수행하도록 최소한의 간단한 부가 로직으로 구현하였다.
즉, 기존의 표준 VME버스에서는 지원되지 않는 장애 검출 기능을 보강하기 위해 별도로 시스템 버스상의 데이터신호에 대한 패리티 검사 기능을 부가하여 버스상에 전달되는 데이터의 신뢰성을 보장하는 것이다.
상기 데이터 신호에 대한 패리티 검사는 8비트 단위로 체크되며, 송신측에서 패리티 비트신호와 패리티 유효신호를 함께 생성하여 각 시스템 버스로 송신한다. 수신측에서는 각 시스템별로 패리티 유효신호를 이용하여 패리티 비트를 검사하여 수신되는 데이터의 정상 유무를 판정하며, 이외에도 각 시스템 버스상의 동작이 일치하는지를 검사하기 위해 각 시스템 버스의 어드레스신호의 일부(하위 8비트)에 대해 비교회로를 통해 비교한 결과를 버스 선택회로부로 보내어 최종적으로 정상적인 하나의 시스템 버스 신호가 선택되어지게 한다.
이때 비교회로에서 버스의 동작이 일치하느지를 확인하기 위해 어드레스 신호를 모두 비교하는 것이 보다 정확하지만, 가장 어드레스 신호 상태가 자주 변하는 하위 어드레스 신호에 대해서만 비교한 것은 비교회로를 가능한 단순화시키기 위함이다.
제2도는 제1도의 본 발명의 핵심기능부인 시스템 버스 정합기의 세부 구성도로서 도면에서, 9는 버스 송신부, 10은 버스 수신부, 11은 상태감시 및 버퍼 구동을 위한 제어신호 발생부를 각각 나타낸다.
상기 제1도의 프로세서 모듈(1) 내부의 로컬버스로부터 시스템 버스로 전달되는 경우와 시스템 버스로부터 내부 로컬버스로의 트랜잭션이 발생하는 경우로 대별되며, 각 트랜잭션의 구별은 시스템 버스 제어기(3)로부터 해당 제어 신호를 받아 최종적으로 상기 상태감시 및 제어신호발생부(11)의 제어에 의해 이루어진다.
제3도는 제2도의 버스 송신부의 상세 구성도로서, 도면에서 12는 데이터 버스 송신 블럭, 13은 어드레스 버스 송신 블럭, 14는 제어신호 송신블럭을 각각 나타낸다.
상기 시스템 버스와 시스템 버스 제어기의 출력신호에 연결되는 데이터 버스 송신 블럭(12), 상기 시스템 버스와 시스템 버스 제어기의 출력에 연결되는 제어신호 송신 블럭(14), 상기 시스템 버스에 연결되고, 시스템 버스제어기에 연결되는 어드레스 버스 송신블럭(13)으로 구성되어, 물리적으로 독립된 두 개의 시스템 버스 경로를 형성한다.
제4도는 제2도의 버스 수신부의 상세 구성도로서, 도면에서 15는 데이터 버스 수신 블럭, 16은 어드레스 버스 수신 블럭, 17은 제어신호 버스의 수신 블럭으로 다시 세분한 것이다.
상기 이중 시스템 버스와 상기 시스템 버스 제어기에 연결되는 데이터 버스 수신 블럭(15), 상기 데이터 버스 수신 블럭(15)에 연결되고, 시스템 버스와 상기 시스템 버스제어기에 연결되는 제어신호 수신 블럭(17), 상기 제어신호 송신 블럭(14)에 연결되고, 상기 시스템 버스와 시스템 버스 제어기에 연결되는 어드레스 버스 수신블럭(16)으로 구성된다.
제5도는 32비트의 로컬 데이터 버스가 시스템 버스 제어기를 거쳐 이중화된 시스템 버스로 전달되는 회로의 블럭도로서, 도면에서 18은 데이터 버퍼, 19는 패리티 버퍼, 20은 래치회로, 21은 패리티 발생회로를 각각 나타낸다.
도면에 도시한 바와 같이, 시스템 버스제어기를 통과한 로컬 데이터 신호는 래지회로(20)와 패리티 발생회로(21)에 동시에 입력되고, 패리티 발생회로(21)는 8비트의 데이터 단위로 패리티 비트(P0~3)과 패리티 유효신호(Pval)를 만들어 버퍼출력 제어신호(Dout)의 제어하에 32비트의 데이터 신호와 동시에 해당 버퍼를 통해 시스템 버스로 출력된다.
제6도는 시스템 버스 제어기를 거친 로컬 어드레스 신호와 로컬 제어신호 버스가 이중화된 시스템 버스로 출력되는 회로의 상세 블럭도로서, 도면에서 22는 제어신호버퍼, 23은 어드레스 버퍼, 24는 래치회로를 각각 나타낸다.
도면에 도시한 바와 같이, 제어신호 버스는 상기 제1도의 시스템 버스 제어기(3)를 통과하고, 32비트의 어드레스 신호는 일단 래치회로(24)를 통과한 후 버퍼출력 제어신호(Aout)의 제어에 의해 동시에 두 시스템 버스로 동일한 신호들이 출력된다. 따라서 정상 시스템 버스의 동작중에는 두 개의 시스템 버스상에서 항상 동일한 신호상태를 유지하여야 한다.
제7도는 이중화된 시스템 버스로부터 정상정인 하나의시스템 버스가 선택된 데이터 신호를 수신하는 회로의 상세 블럭도를 도시한 것이다.
정상정인 시스템 버스의 선택은 래치회로와 패리티 검사회로로 수신되는 데이터 신호(DB0~31(1),(2))는 래치와 동시에 수신되는 상기 Pval(1),(2)의 제어하에 각각 패리티 검사가 수행된 후, 버스 선택회로에서 만들어지는 선택 제어신호 (Sel(1),(2))에 의해 활성화된 버퍼를 통해 로컬 데이터 버스(LDB)로 시스템 버스 제어기에 전달된다. 버스의 선택신호 Sel(1),(2)는 각 데이터 버스에 대한 패리티 검사결과 신호(Perr(1),(2))를 참조하여 버스선택 회로에 의해 발생된다. 이때, 상기 Perr(1) 및 Perr(2)가 모두 비정상인 경우 두 버스 선택 신호는 모두 불활성 상태가 되어 데이터 신호가 버퍼를 통과하는 것을 차단함과 동시에 상기 Perr 신호를 구동하여 해당 프로세서 모듈내의 중앙처리 장치로 인터럽트를 발생시킨다. 또한 상기 Perr(1) 및 Perr(2)가 모두 정상인 경우 미리 정의된 어느 한 버스를 선택하게 된다.
제8도는 이중화된 시스템 버스로 부터 수신되는 어드레스 버스(AB0~31(1),(2))로부터 정상적인 버스를 선택하는 회로도의 상세 블럭도를 도시한 것이다. 먼저 어드레스 신호는 각 해당 어드레스 스트로브 신호(AS(1),(2))의 제어하에 래치되고, 이와 동시에 하위 8비트 어드레스 신호의 비교회로를 통한 동일상태 여부를 참조한 후 버스 선택회로에 의해 선택된 버퍼를 통과하여 로컬 버스를 전송된다. 이때 하위 어드레스 신호가 일치하는 경우 이전에 선택된 어드레스 신호를 선택하고, 만일 두 어드레스 신호가 일치하지 않는 경우에는 데이터 버스의 선택과 동일한 버스를 선택하게 된다.
제9도는 제어신호 버스를 수신하는 회로의 상세 블럭도를 도시한 것으로 단순히 어드레스 버스 선택회로로 부터 선택된 제어신호 버스가 해당 버퍼를 통과한 후, 모듈내의 시스템 버스 제어기로 입력된다.
상기와 같이 구성되어 동작하는 본 발명은 고신뢰성을 요하는 고장감내 구조의 범용 컴퓨터 및 교환기와 같은 통신 시스템에 본 발명을 적용하여 시스템 버스상의 데이터 송수신 기능의 신뢰성을 높이고, 한 시스템 버스상의 장애로 인한 시스템 전체의 서비스 중단을 피할 수 있다. 또한 이중화 프로세서 시스템의 구현에 있어 이중화 제어를 위한 복잡한 하드웨어 추가 회로와 소프트웨어의 개발 부담을 최소화 할 수 있어서 기존의 웜스탠 바이로 운용되는 이중화 제어 시스템에 본 발명을 적용하여 쉽게 핫 스탠 바이 형태로 운용할 수 있는 효과가 있다. 그리고, 본 발명은 표준 시스템 버스를 백플레임 형태의 이중화로 구성하여 전체 시스템의 유지보수에 따른 시스템의 가용성을 제고하기 위한 응용분야에서 시스템 버스의 고유 규격을 지원하는 상용 정합장치를 그대로 이용하여 비교적 간단하고 저렴한 부가 로직을 추가함으로써 시스템 버스의 신뢰성을 개선하는 효과가 있다.

Claims (4)

  1. 이중화된 시스템 버스와의 접속을 위한 시스템 버스 정합수단; 상시 시스템 버스 정합수단에 연결되고, 로컬 버스에 연결되어 이중화 된 시스템 버스와의 정합을 갖는 프로세서 모듈내에서 버스 선택을 위한 시스템 버스 제어수단. 상기 시스템 버스 제어수단에 로컬 버스로 연결되는 로컬 중앙처리수단; 및 상기 시스템 버스 제어수단이 로컬 중앙처리수단에 로컬 버스로 연결되는 로컬 메모리 수단을 구비하는 것을 특징으로 하는 이중 시스템 버스 정합장치.
  2. 제1항에 있어서, 상기 시스템 버스 정합수단은, 상기 로컬버스로부터 시스템 버스로 전달되는 경우와 시스템 버스로부터 내부 로컬버스로의 트랜잭션이 발생하는 경우 각 트랜잭션의 구별을 위한 상태 감시 및 정합 제어부; 상기 로컬 버스/시스템 버스에 연결되고 상기 상태 감시 및 정합제어부에 연결되어 버스와의 데이타 송수신을 수행하는 버스 송/수신부를 구비하는 것을 특징으로 하는 이중 시스템 버스 정합장치.
  3. 제2항에 있어서, 상기 버스 송신부는, 상기 시스템 버스와 시스템 버스 제어기에 연결되는 제어신호 송신부; 상기 제어신호 송신부와 시스템 버스와 시스템 버스 제어기에 연결되는 데이터 버스 송신부; 상기 제어신호송신부와 시스템 버스와 시스템 버스 제어기에 연결되는 어드레스 버스 송신블럭을 구비하고 있는 것을 특징으로 하는 이중 시스템 버스 정합장치.
  4. 제2항에 있어서, 상기 버스 수신부는, 상기 시스템 버스에 연결되고 상기 시스템 버스 제어기에 연결되는 제어신호 수신부; 상기 제어신호 수신부와 시스템 버스 및 시스템 버스 제어기에 연결되는 데이터 버스 수신기; 상기 제어신호 수신부와 시스템 버스 및 시스템 버스 제어기에 연결되는 어드레스 버스 수신부를 구비하는 것을 특징으로 하는 이중 시스템 버스 정합장치.
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