KR100357175B1 - 디지탈 신호 프로세서 - Google Patents
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Abstract
본 발명은 1 클럭 사이클(Clock Cycle)에 다수 개의 명령 데이타를 처리하므로 슈퍼스칼라 (SuperScalar)법의 적용이 가능하기 위한 디지탈 신호 프로세서(Digital Signal Processor)에 관한 것이다.
본 발명의 디지탈 신호 프로세서는 프로그램 카운터를 가지는 명령 페치 부, 두 개의 라인을 통하여 상기 프로그램 카운터의 제어를 받아 해당되는 다수 개의 명령 데이타들을 출력하는 프로그램 메모리, 상기 프로그램 메모리에서 출력한 다수 개의 명령 데이타들을 두 개의 라인을 통하여 입력 받아 분석하는 디코더 부, 상기 디코더 부의 제어를 받아 상기 다수 개의 명령 데이타들에 해당되는 다수 개의 피연산자들을 출력 시키는 피연산자 페치 부, 상기 피연산자 페치 부의 다수 개의 출력 데이타들을 입력 받아 해당되는 연산 작용을 하며 제 1, 제 2 데이타 전송 경로로 구성된 산술 논리 연산 부와, 상기 다수 개의 피연산자들에 따라 상기 제 1, 제 2 데이타 전송 경로에 선택적으로 출력시키도록 피연산자 페치 부의 다수 개의 출력 데이타들을 제어하는 디펜던시 체크 부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 디지탈 신호 프로세서(Digital Signal Processor)에 관한 것으로, 특히 디지탈 신호 프로세서의 실행 속도를 향상시키는 디지탈 신호 프로세서에 관한 것이다.
종래 기술에 따른 디지탈 신호 프로세서는 도 1에서와 같이, 프로그램 메모리(11), 명령 페치(Fetch) 부(12), 디코더 부(13), 피연산자 페치 부(14), 데이타 메모리(15)와, 산술 논리 연산 부(16)로 구성된다. 여기서 상기 명령 페치부(12)는 차후에 수행될 명령 번지를 저장하고 있는 프로그램 카운터(도시하지 않음)를 포함한다. 그리고 상기 프로그램 메모리(11)와 명령 페치 부(12)사이 또한 상기 프로그램 메모리(11)와 디코더 부(13)사이에 하나의 라인으로 구성된 버스 라인(Bus Line)이 있으며, 상기 산술 논리 연산 부(16)는 하나의 데이타 전송 경로 즉 순차적으로 연결된 멀티플라이어(Multiplier)(17), ALU(Arithmetic and Logic Unit)(18)와, 하나의 누산 레지스터(Register)(19)로 구성되며, 상기 누산 레지스터(19)의 출력 데이타가 상기 ALU(18)에 입력되는 하나의 피드백(Feedback)을 가진다.
상기와 같이 구성된 종래 기술에 따른 디지탈 신호 프로세서의 동작을 설명하면 다음과 같다.
먼저 상기 명령 페치 부(12)는 상기 프로그램 메모리(11)로 부터 상기 프로그램 카운터의 명령 번지에 해당하는 하나의 명령 데이타를 페치하고, 상기 프로그램 메모리(11)는 상기 페치된 명령 데이타를 상기 디코더 부(13)에 출력한다. 즉 1 클럭 사이클(Clock Cycle)에 하나의 명령 데이타만을 페치 한다.
상기 디코더 부(13)는 상기 명령 페치 부(12)의 명령 데이타를 분석하여 상기 프로그램 카운터, 산술 논리 연산 부(16)와, 피연산자 페치 부(14)를 제어 한다. 여기서 상기 디코더 부(13)는 차후에 수행될 명령 번지를 상기 프로그램 카운터에 저장시킨다.
상기 피연산자 페치 부(14)는 상기 디코더 부(13)의 제어를 받아 상기 명령 데이타에 해당하는 피연산자 번지를 발생하고, 상기 데이타 메모리(15)로 부터 상기 피연산자 번지에 해당하는 피연산자를 상기 산술 논리 연산 부(16)에 출력한다.
상기 산술 논리 연산 부(16)는 상기 피연산자 페치 부(14)의 출력 데이타를 상기 멀티플라이어(17)와 ALU(18)에서 입력 받아 상기 디코더 부(13)의 제어로 상기 피연산자 페치 부(14)의 피연산자를 연산한 다음, 상기 누산 레지스터(19)에 임시 저장시킨 후, 외부에 출력한다. 여기서 상기 산술 논리 연산 부(16)의 ALU(18)는 상기 피연산자 페치 부(14)의 출력 데이타와 함께 상기 멀티플라이어(17)의 출력 데이타와 상기 누산 레지스터(19)의 저장 데이타를 입력 받는다.
그러나 종래의 디지탈 신호 프로세서는 프로그램 메모리와 명령 페치 부사이 또한 상기 프로그램 메모리와 디코더 부사이가 하나의 버스 라인으로 이루어졌고, 산술 논리 연산 부가 하나의 데이타 전송 경로를 가지므로 병렬 처리가 불가능하고, 1 클럭 사이클에 하나의 명령 데이타만을 처리하므로 슈퍼스칼라(SuperScalar)법의 적용이 어렵다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 1 클럭 사이클에 다수 개의 명령 데이타를 처리하므로 슈퍼스칼라 법의 적용이 가능한 디지탈 신호 프로세서를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 디지탈 신호 프로세서를 나타낸 블록도
도 2는 본 발명의 실시예에 따른 디지탈 신호 프로세서를 나타낸 블록도
도면의 주요부분에 대한 부호의 설명
31: 프로그램 메모리 32: 명령 페치 부
33: 디코더 부 34: 피연산자 페치 부
35: 데이타 메모리 36: 산술 논리 연산 부
37: 디펜던시 체크 부 38: 멀티플라이어
39: 가산기 40: 제 1 누산 레지스터
41: 제 1 데이타 전송 경로 42: ALU
43: 제 2 누산 레지스터 44: 제 2 데이타 전송 경로
45: 버스 라인
본 발명의 디지탈 신호 프로세서는 프로그램 카운터를 가지는 명령 페치 부, 두 개의 라인을 통하여 상기 프로그램 카운터의 제어를 받아 해당되는 다수 개의 명령 데이타들을 출력하는 프로그램 메모리, 상기 프로그램 메모리에서 출력한 다수 개의 명령 데이타들을 두 개의 라인을 통하여 입력 받아 분석하는 디코더 부, 상기 디코더 부의 제어를 받아 상기 다수 개의 명령 데이타들에 해당되는 다수 개의 피연산자들을 출력 시키는 피연산자 페치 부, 상기 피연산자 페치 부의 다수 개의 출력 데이타들을 입력 받아 해당되는 연산 작용을 하며 제 1, 제 2 데이타 전송 경로로 구성된 산술 논리 연산 부와, 상기 다수 개의 피연산자들에 따라 상기 제 1, 제 2 데이타 전송 경로에 선택적으로 출력시키도록 피연산자 페치 부의 다수 개의 출력 데이타들을 제어하는 디펜던시 체크 부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 디지탈 신호 프로세서의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시예에 따른 디지탈 신호 프로세서는 도 2에서와 같이, 프로그램 메모리(31), 명령 페치 부(32), 디코더 부(33), 피연산자 페치 부(34), 데이타 메모리(35), 산술 논리 연산 부(36)와, 디펜던시 체크(Dependacy Check) 부(37)로 구성된다. 여기서 상기 명령 페치 부(32)는 차후에 수행될 명령 번지를 저장하고 있는 프로그램 카운터(도시하지 않음)를 포함한다. 그리고 상기 산술 논리 연산 부(36)는 순차적으로 연결된 멀티플라이어(38), 가산기(39)와, 제 1 누산 레지스터(40)로 구성된 제 1 데이타 전송 경로(41)와 순차적으로 연결된 ALU(42)와 제 2 누산 레지스터(43)로 구성된 제 2 데이타 전송 경로(44)로 구성되며, 상기 제 1 누산 레지스터(40)의 출력 데이타가 상기 가산기(39)에 입력되는 제 1 피드백과 상기 제 2 누산 레지스터(43)의 출력 데이타가 상기 ALU(42)에 입력되는 제 2 피드백을 가진다. 또한 상기 프로그램 메모리(31)와 명령 페치 부(32)사이와 상기 프로그램 메모리(31)와 디코더 부(33)사이에 두 개의 라인으로 구성된 버스 라인(45)이 있다.
상기와 같이 구성된 본 발명의 실시예에 따른 디지탈 신호 프로세서의 동작을 설명하면 다음과 같다.
먼저 상기 명령 페치 부(32)는 상기 프로그램 메모리(31)로 부터 상기 프로그램 카운터의 명령 번지에 해당하는 명령 데이타들을 페치하고, 상기 프로그램 메모리(31)는 상기 페치된 명령 데이타들을 상기 디코더 부(33)에 출력한다. 여기서 상기 두 개의 라인으로 구성된 버스 라인(45)을 통하여 1 클럭 사이클에 하나 이상의 명령 데이타를 페치하므로, 상기 디코더 부(33)의 두 개의 디코더가 동시에 동작한다.
그리고 상기 디코더 부(33)는 상기 명령 페치 부(32)의 명령 데이타들을 분석하여 상기 프로그램 카운터, 산술 논리 연산 부(36)와, 피연산자 페치 부(34)를 제어 한다. 여기서 상기 디코더 부(33)는 차후에 수행될 명령 번지를 상기 프로그램 카운터에 저장시킨다.
상기 피연산자 페치 부(34)는 상기 디코더 부(33)의 제어를 받아 상기 명령 데이타들에 해당하는 피연산자 번지들을 발생하고, 상기 데이타 메모리(35)로 부터 상기 피연산자 번지들에 해당하는 피연산자들을 상기 디펜던시 체크 부(37)의 제어를 받아 상기 산술 논리 연산 부(36)에 출력한다. 여기서 상기 디펜던시 체크 부(37)는 상기 피연산자 페치 부(34)의 멀티플라이(Mutiply)와 어큐뮬레이트(Accumulate)에 관련된 출력 데이타를 상기 제 1 데이타 전송 경로(41)에 출력시키고, 상기 제 1 데이타 전송 경로(41)에 입력된 데이타를 제외한 상기 피연산자 페치 부(34)의 출력 데이타를 상기 제 2 데이타 전송 경로(44)에 출력시킨다. 또한 상기 피연산자 페치 부(34)에서 페치된 피연산자들간의 데이타 디펜던시를 체크하여 데이타 디펜던시가 없으면 상기 피연산자들을 상기 제 1, 제 2 데이타 전송 경로(41,44)에 동시에 출력시킨다.
또한 상기 산술 논리 연산 부(36)는 상기 피연산자 페치 부(34)의 출력 데이타를 상기 멀티플라이어(38)에서 입력 받아 상기 디코더 부(33)의 제어로 상기 제 1 데이타 전송 경로(41)를 통하여 상기 피연산자 페치 부(34)의 피연산자를 연산한 다음, 상기 제 1 누산 레지스터(40)에 임시 저장시킨 후, 외부에 출력하고, 그리고 상기 제 1 데이타 전송 경로(41)에 입력된 데이타를 제외한 상기 피연산자 페치 부(34)의 출력 데이타를 상기 ALU(42)에서 입력 받아 상기 디코더 부(33)의 제어로 상기 제 2 데이타 전송 경로(44)를 통하여 상기 피연산자 페치 부(34)의 피연산자를 연산한 후, 상기 제 2 누산 레지스터(43)에 임시 저장시킨 다음, 외부에 출력한다.
본 발명의 디지탈 신호 프로세서는 프로그램 메모리와 명령 페치 부사이 또한 상기 프로그램 메모리와 디코더 부사이가 두 개의 버스 라인으로 이루어졌고, 산술 논리 연산 부가 두 개의 데이타 전송 경로를 가지므로 병렬 처리가 가능하여, 1 클럭 사이클에 다수 개의 명령 데이타를 처리하므로 슈퍼스칼라 법의 적용이 가능하여 디지탈 신호 프로세서의 실행 속도가 빠르다는 효과가 있다.
Claims (4)
- 프로그램 카운터를 가지는 명령 페치 부;두 개의 라인을 통하여 상기 프로그램 카운터의 제어를 받아 해당되는 다수 개의 명령 데이타들을 출력하는 프로그램 메모리;상기 프로그램 메모리에서 출력한 다수 개의 명령 데이타들을 두 개의 라인을 통하여 입력 받아 분석하는 디코더 부;상기 디코더 부의 제어를 받아 상기 다수 개의 명령 데이타들에 해당되는 다수 개의 피연산자들을 출력 시키는 피연산자 페치 부;상기 피연산자 페치 부의 다수 개의 출력 데이타들을 입력 받아 해당되는 연산 작용을 하며 제 1, 제 2 데이타 전송 경로로 구성된 산술 논리 연산 부;상기 다수 개의 피연산자들에 따라 상기 제 1, 제 2 데이타 전송 경로에 선택적으로 출력시키도록 피연산자 페치 부의 다수 개의 출력 데이타들을 제어하는 디펜던시 체크 부를 포함하여 구성됨을 특징으로 하는 디지탈 신호 프로세서.
- 상기 제 1 항에 있어서,상기 제 1 데이타 전송 경로는 순차적으로 연결된 멀티플라이어, 가산기와, 제 1 누산 레지스터로 구성되며 상기 제 1 누산 레지스터의 출력 데이타가 상기 가산기에 입력되는 제 1 피드백을 가짐을 특징으로 하는 디지탈 신호 프로세서.
- 상기 제 1 항에 있어서,상기 제 2 데이타 전송 경로는 순차적으로 연결된 ALU와 제 2 누산 레지스터로 구성되며 상기 제 2 누산 레지스터의 출력 데이타가 상기 ALU에 입력되는 제 2 피드백을 가짐을 특징으로 하는 디지탈 신호 프로세서.
- 상기 제 1 항에 있어서,상기 디펜던시 체크 부는 상기 피연산자 페치 부의 멀티플라이와 어큐뮬레이트에 관련된 출력 데이타를 상기 제 1 데이타 전송 경로에 출력시키고, 상기 제 1 데이타 전송 경로에 입력된 데이타이 외의 상기 피연산자 페치 부의 출력 데이타를 상기 제 2 데이타 전송 경로에 출력시키며, 또한 상기 피연산자 페치 부에서 페치된 피연산자들간의 데이타 디펜던시를 체크하여 데이타 디펜던시가 없으면 상기 피연산자들을 상기 제 1, 제 2 데이타 전송 경로에 동시에 출력시킴을 특징으로 하는 디지탈 신호 프로세서.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970042883A KR100357175B1 (ko) | 1997-08-29 | 1997-08-29 | 디지탈 신호 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970042883A KR100357175B1 (ko) | 1997-08-29 | 1997-08-29 | 디지탈 신호 프로세서 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990019500A KR19990019500A (ko) | 1999-03-15 |
| KR100357175B1 true KR100357175B1 (ko) | 2002-12-18 |
Family
ID=37490331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970042883A KR100357175B1 (ko) | 1997-08-29 | 1997-08-29 | 디지탈 신호 프로세서 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100357175B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970049596A (ko) * | 1995-12-21 | 1997-07-29 | 양승택 | 이중 시스템 버스 정합장치 |
-
1997
- 1997-08-29 KR KR1019970042883A patent/KR100357175B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970049596A (ko) * | 1995-12-21 | 1997-07-29 | 양승택 | 이중 시스템 버스 정합장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990019500A (ko) | 1999-03-15 |
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| N231 | Notification of change of applicant | ||
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