JP3060917B2 - プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム制御の
プロセッサに係わり、特にプロセッサの命令実行制御回
路に関するものである。

【０００２】

【従来の技術】従来のプログラム制御のプロセッサは図
６に示すように、命令メモリ６０１、シーケンサ６０
２、命令レジスタ６０３、命令デコーダ６０４、処理実
行部６０５からなる。その命令実行は入力されるクロッ
クにより制御され、シーケンサ６０２により命令メモリ
６０１から命令コードを命令レジスタ６０３に読みだ
し、命令レジスタ６０３に格納された命令の内容を命令
デコーダ６０４で解析され処理実行部６０５の回路を制
御する信号を生成し、前記処理実行部６０５では前記制
御信号を一度ラッチし、その出力により次のサイクルで
命令を実行する。

【０００３】

【発明が解決しようとする課題】上記のような従来のプ
ロセッサで、条件判断をおこない、その結果で別の処理
を行うというような処理を多く使用するアプリケーショ
ンを実現する場合、条件分岐命令を多く使用することに
なる。通常条件分岐命令は１つ前にＡＬＵなどを用いた
演算結果が確定してからでないとシーケンサ内のプログ
ラムカウンタの値を変更できないため、分岐したあとの
次の命令のフェッチ、デコードの各サイクルを経てから
実行となるので数サイクルのオーバーヘッドを生ずる。

【０００４】例えば図７にフローチャートを示すよう
な、値Ｘが負の値なら、値Ａを加算し、負の値でないな
ら値Ａを減算し、その結果をＹに代入するという処理を
実行させる場合、そのプログラムは図８のようになる。
この処理においてjcc命令で分岐した場合（値Ｘが負だ
った場合）の実行タイミングを図９(a)に、jump命令で
分岐した場合（値Ｘが正だった場合）の実行タイミング
を図９(b)に示す。

【０００５】これらの実行タイミング図のPCはその時点
でのプログラムカウンタの状態を示し、fetchはその時
点で命令メモリから読みだされている命令を示し、deco
deは解析されている命令を示し、executeは実行されて
いる命令を示す。

【０００６】このプログラムを実行していくにあたっ
て、分岐命令（jcc命令、jnmp命令）を実行した後の２
サイクルがオーバーヘッドとなる。

【０００７】従って本発明は、上記の例で示したような
オーバーヘッドを減らし、かつプログラムステップ数も
減らし、プロセッサの性能を向上させるプログラム制御
のプロセッサを提供することを目的とする。

【０００８】

【課題を解決するための手段】第１の発明は、命令メモ
リ、シーケンサ、命令レジスタ、命令デコーダ、処理実
行部からなるプログラム制御のプロセッサにおいて、前
記命令デコーダは、前記命令レジスタに格納される命令
の特定のオペランドビット列を次のサイクルまで保持す
るオペランド保持レジスタと、前記命令レジスタに格納
されている命令の特定のオペコードビット列のデコード
結果を保持するオペコード保持レジスタと、前記オペラ
ンド保持レジスタの出力と前記命令レジスタに格納され
ている命令の特定のオペコードビット列の出力を選択し
て前記処理実行部内の算術論理演算回路へ出力する選択
器と、前記処理実行部の算術論理演算回路の演算フラグ
を格納するフラグレジスタの出力と前記オペコード保持
レジスタの状態により前記選択器を制御する制御回路を
有し、前記フラグレジスタの内容を判断して次の命令の
算術論理演算機能を変更するオペランドを持つ命令を実
行可能なプログラム制御のプロセッサである。

【０００９】第２の発明は命令メモリ、シーケンサ、命
令レジスタ、命令デコーダ、処理実行部からなるプログ
ラム制御のプロセッサにおいて、前記命令デコーダは、
前記命令レジスタに格納される命令の特定のオペランド
ビット列を次のサイクルまで保持するオペランド保持レ
ジスタと、前記命令レジスタに格納されている命令の特
定のオペコードビット列のデコード結果を保持するオペ
コード保持レジスタと、前記オペランド保持レジスタの
出力と前記命令レジスタに格納されている命令の特定の
オペコードビット列の出力を選択して前記シーケンサへ
出力する選択器と、前記処理実行部の算術論理演算回路
の演算フラグを格納するフラグレジスタの出力と前記オ
ペコード保持レジスタの状態により前記選択器を制御す
る制御回路を有し、前記シーケンサは、前記選択器の出
力するビット列を次に実行する分岐アドレスとしてプロ
グラムカウンタに設定する機能を有し、前記フラグレジ
スタの内容を判断して次の分岐命令の分岐アドレスを変
更するオペランドを持つ命令を実行可能なプログラム制
御のプロセッサである。

【００１０】第３の発明は命令メモリ、シーケンサ、命
令レジスタ、命令デコーダ、処理実行部からなるプログ
ラム制御のプロセッサにおいて、前記命令デコーダは、
前記命令レジスタに格納される命令の特定のオペランド
ビット列を次のサイクルまで保持するオペランド保持レ
ジスタと、前記命令レジスタに格納されている命令の特
定のオペコードビット列のデコード結果を保持するオペ
コード保持レジスタと、前記オペランド保持レジスタの
出力と前記命令レジスタに格納されている命令の特定の
オペコードビット列の出力を選択して前記処理実行部内
のレジスタアドレス制御回路へ出力する選択器と、前記
処理実行部の算術論理演算回路の演算フラグを格納する
フラグレジスタの出力と前記オペコード保持レジスタの
状態により前記選択器を制御する制御回路を有し、前記
フラグレジスタの内容を判断して次の命令のレジスタア
ドレスを変更するオペランドを持つ命令を実行可能なプ
ログラム制御のプロセッサである。

【００１１】

【発明の実施の形態】第１の発明は、算術論理演算回路
の結果内容を判断して、次の命令の算術論理演算機能を
変更するオペランドを持つ命令を実行可能である。

【００１２】第２の発明は、算術論理演算回路の結果内
容を判断して、次の分岐命令の分岐アドレスを変更する
オペランドを持つ命令を実行可能である。

【００１３】第３の発明は、算術論理演算回路の結果内
容を判断して、次の命令のレジスタアドレスを変更する
オペランドを持つ命令を実行可能である。

【００１４】以下に、本発明のにおける実施例を構成
図、タイミング図などを用いて説明する。

【００１５】（第１の実施例）図１は本発明の第１の実
施例におけるプロセッサの構成図である。このプロセッ
サは命令メモリ１０１、シーケンサ１０２、命令レジス
タ１０３、命令デコーダ１０４、処理実行部１０５から
なる。

【００１６】その命令実行は従来のプロセッサと同様
で、シーケンサ１０２により命令メモリ１０１から命令
コードを命令レジスタ１０３に読みだし、命令レジスタ
１０３に格納された命令の内容を命令デコーダ１０４で
解析され処理実行部１０５の回路を制御する信号を生成
し、処理実行部１０５では前記制御信号を一度ラッチ
し、その出力により次のサイクルで命令を実行する。

【００１７】処理実行部１０５には算術論理演算回路１
０６、算術論理演算回路（ALU）１０６の機能を制御す
る信号を保持するプリフェッチレジスタ１０７、算術論
理演算回路１０６の演算フラグを格納するフラグレジス
タ１０８を有している。

【００１８】命令デコーダ１０４は、従来のプロセッサ
の命令デコーダと同様のオペコードデコーダ１１０、オ
ペランドデコーダ１１１に加えて、命令レジスタ１０３
に格納される命令の特定のオペランドビット列を次のサ
イクルまで保持するオペランド保持レジスタ１１２と、
命令レジスタ１０３に格納されている命令の特定のオペ
コードビット列のデコード結果を保持するオペコード保
持レジスタ１１５と、オペランド保持レジスタ１１２の
出力と命令レジスタ１０３に格納されている命令の特定
のオペコードビット列の出力を選択して処理実行部１０
５内の算術論理演算回路１０６内のプリフェッチレジス
タ１０７へ出力する選択器１１３と、演算実行部１０５
の算術論理演算回路１０６の演算フラグ格納するフラグ
レジスタ１０８の出力とオペコード保持レジスタ１１５
の出力との状態により、選択器１１３を制御する制御回
路１１４を有している。

【００１９】この実施例のプロセッサは、フラグレジス
タ１０８の内容により次に実行される算術論理演算命令
の算術論理機能を変更するオペランドをもつ、従来のプ
ロセッサでは存在しなかった新たな機能を実現する命令
(Scc命令)の実行が可能となる。図１０(a)にScc命令の
命令フォーマット例を示す。Scc命令の命令コードは、S
ccを示すオペコードビット列１０と、Ｘ＞０かどうかの
条件を示すオペコードビット列１１、および次の算術論
理演算命令の算術論理機能を変更するためのオペランド
ビット列１２で構成される。

【００２０】本実施例のプロセッサで図７にフローチャ
ートを示す処理を行う場合を例にして、その動作を説明
する。図７に示す処理を本実施例のプロセッサの持つSc
c命令を用いたプログラム記述とその命令毎の説明を図
２に示す。またＸ＞０でなかったときの実行状態のタイ
ミングを図３(a)に、Ｘ＞０だったときの実行状態のタ
イミングを図３(b)に示す。

【００２１】このScc命令が命令レジスタ１０３に格納
されると、命令デコーダ１０４内のオペコードデコーダ
１１０でScc(X>0)命令信号を生成し、オペコード保持レ
ジスタ１１５に次のサイクルまで保持される。また次の
算術論理演算命令の算術論理機能を変更するためのオペ
ランドビット列（sub機能を示すコード）はオペランド
保持レジスタ１１２に次のサイクルまで保持される。こ
れらの動作と並行に算術論理演算回路１０６ではcomp命
令が実行され、その結果がフラグレジスタ１０８に格納
される。

【００２２】次のサイクルになると、次のadd命令が命
令レジスタ１０３に格納され、オペコードデコーダ１１
０により、選択器１１３の１つの入力にadd機能を示す
コードが入力される。もう１つの入力にはオペランド保
持レジスタ１１２の出力（sub機能を示すコード）が入
力されている。制御回路１１４は、フラグレジスタ１０
８の出力（comp命令の結果）とオペコード保持レジスタ
１１２の出力（Scc(X>0)命令信号）とにより、両者が一
致の場合（この例ではＸ＞０の場合）、オペランド保持
レジスタ１１２の出力（sub機能を示すコード）を出力
し、両者が不一致の場合（この例ではＸ＞０でない場
合）add機能を示すコードを出力するように選択器１１
３を制御し、プリフェッチレジスタ１０７へ格納する。

【００２３】さらに次のサイクルになると、プリフェッ
チレジスタ１０７に格納された機能コードを算術論理演
算回路１０６に出力し、算術論理演算回路１０６はadd
機能又はsub機能を実行する。

【００２４】以上説明してきたように、本実施例のプロ
セッサは、算術論理演算回路の結果内容を判断して次の
命令の算術論理演算機能を変更するオペランドを持つ命
令を実行可能である。またその効果は、図２と図３、図
８と図９で明らかのように、プログラムステップ、実行
サイクルの両方共に減少し、プロセッサの性能を向上す
るものである。

【００２５】（第２の実施例）図４は本発明の第２の実
施例におけるプロセッサの構成図である。図４(a)に示
すこのプロセッサは命令メモリ４０１、シーケンサ４０
２、命令レジスタ４０３、命令デコーダ４０４、処理実
行部４０５からなる。

【００２６】その命令実行は従来のプロセッサと同様
で、シーケンサ４０２により命令メモリ４０１から命令
コードを命令レジスタ４０３に読みだし、命令レジスタ
４０３に格納された命令の内容を命令デコーダ４０４で
解析され処理実行部４０５の回路を制御する信号を生成
し、処理実行部４０５では前記制御信号を一度ラッチ
し、その出力により次のサイクルで命令を実行する。

【００２７】処理実行部４０５には算術論理演算回路４
０６、算術論理演算回路（ALU）４０６の機能を制御す
る信号を保持するプリフェッチレジスタ４０７、算術論
理演算回路４０６の演算フラグを格納するフラグレジス
タ４０８を有している。

【００２８】命令デコーダ４０４は、従来のプロセッサ
の命令デコーダと同様のオペコードデコーダ４１０、オ
ペランドデコーダ４１１に加えて、命令レジスタ４０３
に格納される命令の特定のオペランドビット列を次のサ
イクルまで保持するオペランド保持レジスタ４１２と、
命令レジスタ４０３に格納されている命令の特定のオペ
コードビット列のデコード結果を保持するオペコード保
持レジスタ４１５と、オペランド保持レジスタ４１２の
出力と命令レジスタ４０３に格納されている命令の特定
のオペコードビット列の出力を選択して、シーケンサ４
０２へ出力する選択器４１３と、演算実行部４０５の算
術論理演算回路４０６の演算フラグを格納するフラグレ
ジスタ４０８の出力とオペコード保持レジスタ４１５の
出力との状態により、選択器４１３を制御する制御回路
４１４を有している。

【００２９】また、シーケンサ４０２は図４(b)に示す
ように、従来のシーケンサと同じ構成で、プログラムカ
ウンタ４２０、加算器４２１、選択器４２２および命令
デコーダからの出力信号を保持するレジスタ４２３を有
す。レジスタ４２３の出力で選択器４２２を制御する。

【００３０】この実施例のプロセッサは、フラグレジス
タ４０８の内容により、次に実行される分岐命令の分岐
アドレスを変更するオペランドをもつ、従来のプロセッ
サでは存在しなかった新たな機能を実現する命令(Tcc命
令)の実行が可能となる。図１０(b)にTcc命令の命令フ
ォーマットを示す。

【００３１】命令デコーダ４０４の動作は、第１の実施
例で説明した命令デコーダ１０４の動作とおなじで、そ
の違いはオペランド保持レジスタ４１２に入力されるオ
ペランドが算術論理演算機能を示すコードではなく、分
岐アドレスをしめすコードであることである。したがっ
て、選択器４１３の出力は、次に実行される分岐命令の
オペランド（分岐アドレス）とオペランド保持レジスタ
４１２の出力を選択してシーケンサ４０２内の選択器４
２２に入力される。

【００３２】以上説明してきたように、本実施例のプロ
セッサは、算術論理演算回路の結果内容を判断して、次
の命令の分岐アドレスを変更するオペランドを持つ命令
を実行可能である。

【００３３】（第３の実施例）図５は本発明の第３の実
施例におけるプロセッサの構成図である。このプロセッ
サは命令メモリ５０１、シーケンサ５０２、命令レジス
タ５０３、命令デコーダ５０４、処理実行部５０５から
なる。

【００３４】その命令実行は従来のプロセッサと同様
で、シーケンサ５０２により命令メモリ５０１から命令
コードを命令レジスタ５０３に読みだし、命令レジスタ
５０３に格納された命令の内容を命令デコーダ５０４で
解析され、処理実行部５０５の回路を制御する信号を生
成し、処理実行部５０５では前記制御信号を一度ラッチ
し、その出力により次のサイクルで命令を実行する。

【００３５】処理実行部５０５には算術論理演算回路５
０６、算術論理演算回路（ALU）５０６の機能を制御す
る信号を保持するプリフェッチレジスタ５０７、算術論
理演算回路５０６の演算フラグを格納するフラグレジス
タ５０８、算術論理演算回路５０６の演算結果データを
格納するデータレジスタ５３０、データレジスタ５３０
の格納アドレスを制御するアドレス制御回路５３１、ア
ドレス制御回路５３１へのアドレスをプリフェッチする
プリフェッチレジスタ５３２を有している。

【００３６】命令デコーダ５０４は、従来のプロセッサ
の命令デコーダと同様のオペコードデコーダ５１０、オ
ペランドデコーダ５１１に加えて、命令レジスタ５０３
に格納される命令の特定のオペランドビット列を次のサ
イクルまで保持するオペランド保持レジスタ５１２と、
命令レジスタ５０３に格納されている命令の特定のオペ
コードビット列のデコード結果を保持するオペコード保
持レジスタ５１５と、オペランド保持レジスタ５１２の
出力と命令レジスタ５０３に格納されている命令の特定
のオペコードビット列の出力を選択して、処理実行部５
０５内のプリフェッチレジスタ５３２へ出力する選択器
５１３と、演算実行部５０５の算術論理演算回路５０６
の演算フラグを格納するフラグレジスタ５０８の出力と
オペコード保持レジスタ５１５の出力との状態により、
選択器５１３を制御する制御回路５１４を有している。

【００３７】この実施例のプロセッサは、フラグレジス
タ５０８の内容により、次に実行される算術論理演算命
令のデータ格納アドレスを変更するオペランドをもつ、
従来のプロセッサでは存在しなかった新たな機能を実現
する命令(Fcc命令)の実行が可能となる。図１０(c)にFc
c命令の命令フォーマットを示す。

【００３８】命令デコーダ５０４の動作は、第１の実施
例で説明した命令デコーダ１０４の動作とほぼ同じで、
その違いはオペランド保持レジスタ５１２に入力される
オペランドが算術論理演算機能を示すコードではなく、
演算結果を格納するデータレジスタのアドレスを示すコ
ードであることである。したがって、選択器５１３の出
力は、次に実行されるデータレジスタのアドレスとオペ
ランド保持レジスタ５１２の出力を選択して、処理実行
部５０５内のプリフェッチレジスタ５３２に入力され
る。

【００３９】したがってこの実施例のプロセッサは、フ
ラグレジスタ５０８の内容により、次に実行される算術
論理演算命令のデータ格納アドレスを変更するオペラン
ドをもつ命令の実行が可能となる。

【００４０】なお、本実施例では算術論理演算命令の演
算結果を格納するデータレジスタのアドレスを変更する
構成を説明したが、算術論理演算命令の演算の入力デー
タレジスタのアドレスを変更したり、データ転送命令の
転送元のアドレスや転送先のアドレスの変更にも適用可
能なことは明らかである。

【００４１】

【発明の効果】第１の発明から第３の発明は全て、条件
判断の多い処理を実現するときに条件分岐命令のオーバ
ーヘッドを低減し、かつプログラムステップ数（プログ
ラム容量）も低減できる命令の実行を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるプロセッサの構
成図

【図２】本発明の第１の実施例におけるプロセッサのプ
ログラム例

【図３】(a)は図２の処理においてＸ＞０でなかったと
きの実行状態のタイミング図 (b)は図２の処理においてＸ＞０だったときの実行状態
のタイミング図

【図４】本発明の第２の実施例におけるプロセッサの構
成図

【図５】本発明の第３の実施例におけるプロセッサの構
成図

【図６】従来のプロセッサの構成図

【図７】処理例のフローチャート

【図８】従来のプロセッサを用いた時のプログラム例を
示した図

【図９】(a)は図８の処理においてjcc命令で分岐した場
合の従来のタイミング図 (b)は図８の処理においてjump命令で分岐した場合の従
来のタイミング図

【図１０】(a)はScc命令の命令フォーマット図 (b)はTcc命令の命令フォーマット図 (c)はFcc命令の命令フォーマット図

【符号の説明】

１０１ 命令メモリ １０２ シーケンサ １０３ 命令レジスタ １０４ 命令デコーダ １０５ 処理実行部 １０６ 算術論理演算回路 １０７ プリフェッチレジスタ １０８ フラグレジスタ １１０ オペコードデコーダ １１１ オペランドデコーダ １１２ オペランド保持レジスタ １１３ 選択器 １１４ 制御回路 １１５ オペコード保持レジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】命令メモリ、シーケンサ、命令レジスタ、
   命令デコーダ、処理実行部からなるプログラム制御のプ
   ロセッサにおいて、 前記命令デコーダは、前記命令レジスタに格納される命
   令の特定のオペランドビット列を次のサイクルまで保持
   するオペランド保持レジスタと、前記命令レジスタに格
   納されている命令の特定のオペコードビット列のデコー
   ド結果を保持するオペコード保持レジスタと、前記オペ
   ランド保持レジスタの出力と前記命令レジスタに格納さ
   れている命令の特定のオペコードビット列の出力を選択
   して前記処理実行部内の算術論理演算回路へ出力する選
   択器と、前記処理実行部の算術論理演算回路の演算フラ
   グを格納するフラグレジスタの出力と前記オペコード保
   持レジスタの状態により前記選択器を制御する制御回路
   を有し、 前記フラグレジスタの内容を判断して次の命令の算術論
   理演算機能を変更するオペランドを持つ命令を実行可能
   なプログラム制御のプロセッサ。
2. 【請求項２】命令メモリ、シーケンサ、命令レジスタ、
   命令デコーダ、処理実行部からなるプログラム制御のプ
   ロセッサにおいて、 前記命令デコーダは、前記命令レジスタに格納される命
   令の特定のオペランドビット列を次のサイクルまで保持
   するオペランド保持レジスタと、前記命令レジスタに格
   納されている命令の特定のオペコードビット列のデコー
   ド結果を保持するオペコード保持レジスタと、前記オペ
   ランド保持レジスタの出力と前記命令レジスタに格納さ
   れている命令の特定のオペコードビット列の出力を選択
   して前記シーケンサへ出力する選択器と、前記処理実行
   部の算術論理演算回路の演算フラグを格納するフラグレ
   ジスタの出力と前記オペコード保持レジスタの状態によ
   り前記選択器を制御する制御回路を有し、 前記シーケンサは、前記選択器の出力するビット列を次
   に実行する分岐アドレスとしてプログラムカウンタに設
   定する機能を有し、 前記フラグレジスタの内容を判断して次の分岐命令の分
   岐アドレスを変更するオペランドを持つ命令を実行可能
   なプログラム制御のプロセッサ。
3. 【請求項３】命令メモリ、シーケンサ、命令レジスタ、
   命令デコーダ、処理実行部からなるプログラム制御のプ
   ロセッサにおいて、 前記命令デコーダは、前記命令レジスタに格納される命
   令の特定のオペランドビット列を次のサイクルまで保持
   するオペランド保持レジスタと、前記命令レジスタに格
   納されている命令の特定のオペコードビット列のデコー
   ド結果を保持するオペコード保持レジスタと、前記オペ
   ランド保持レジスタの出力と前記命令レジスタに格納さ
   れている命令の特定のオペコードビット列の出力を選択
   して前記処理実行部内のレジスタアドレス制御回路へ出
   力する選択器と、前記処理実行部の算術論理演算回路の
   演算フラグを格納するフラグレジスタの出力と前記オペ
   コード保持レジスタの状態により前記選択器を制御する
   制御回路を有し、 前記フラグレジスタの内容を判断して次の命令のレジス
   タアドレスを変更するオペランドを持つ命令を実行可能
   なプログラム制御のプロセッサ。