JPH06332699A - プログラム処理方法及びコンピュータ・システム - Google Patents

プログラム処理方法及びコンピュータ・システム

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JPH06332699A
JPH06332699A JP6065018A JP6501894A JPH06332699A JP H06332699 A JPH06332699 A JP H06332699A JP 6065018 A JP6065018 A JP 6065018A JP 6501894 A JP6501894 A JP 6501894A JP H06332699 A JPH06332699 A JP H06332699A
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ブリジット・ロエテ
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ウィルヘルム・ハラー
Hans-Werner Tast
ハンス・ウェルナー・タスト
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Abstract

(57)【要約】 【目的】 分岐命令の実行のためのより効率的な方法を
提供する。 【構成】 浮動小数点命令が浮動小数点ユニットにおい
て評価される一方で、該命令を含むループにおけるルー
プ終了条件が固定小数点ユニットにおいて同時に評価さ
れる。ループ内の命令の最初の実行において、ループ終
了条件が処理され、分岐目的命令が分岐目的レジスタ
に、分岐命令の命令アドレスが分岐アドレス・レジスタ
に記憶される。ループ内の命令の続く実行において、分
岐条件が評価され、もしそれが満たされた場合、実行さ
れる次の命令の有効アドレスと分岐アドレス・レジスタ
の内容との比較により、ループの終了が検出されるとル
ープ内の最初の命令の有効アドレスが、分岐目的レジス
タからオペレーション・レジスタにパスされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】プログラムにおいて、分岐命令に
しばしば遭遇する。高性能処理システムにおいては、こ
うした分岐命令の実行に要求されるサイクル数を低減す
るための手段が採用される。
【０００２】
【従来の技術】Normoyleらによる米国特許出願第５０７
０４７５号は、中央処理ユニット（ＣＰＵ）とインタフ
ェースする浮動小数点計算ユニット（ＦＰＵ：floating
pointcomputation unit） を含むデータ処理システム
を示す。中央処理ユニットは自身が浮動小数点マイクロ
命令を実行することをＦＰＵに通知するために、ディス
パッチ制御信号を供給し、またディスパッチ制御信号が
供給されるのと同じ動作サイクルの間に、浮動小数点マ
イクロ命令の開始アドレスを含むディスパッチ・アドレ
スを供給する。あるデコードされるマクロ命令の開始ア
ドレスを記憶するためのバッファ・メモリがＦＰＵ内に
提供される一方で、以前にデコードされたマクロ命令に
対応するマイクロ命令のシーケンスがＦＰＵによって実
行される。
【０００３】この特許は更にインタフェース論理を教示
し、このインタフェース論理はＦＰＵ及びＣＰＵの非同
期のオペレーションを許可するための適切な制御信号を
扱い、更にＦＰＵオペレーションを開始するために、マ
クロ命令の単一レベルのパイプライン化を使用すること
により高効率を達成する。また、ＦＰＵ命令情報の転送
を許可し、適切なローディング及びＦＰＵによる続く使
用に対応するために、適切な制御信号が使用される。Ｆ
ＰＵにおける単一バッファ・パイプラインがフルで、Ｆ
ＰＵ命令を受入れ不能な時に、ＣＰＵがＦＰＵ命令を転
送しないことを保証するための制御が更に要求される。
【０００４】この特許ではまた、ＣＰＵデータ・バスと
ＦＰＵデータ・バスとの間の両方向データ転送を提供す
る制御信号が開示される。更に、ＦＰＵにより実行され
る計算において発生する浮動小数点誤りを処理するため
の他の制御信号が提供される。
【０００５】Lackeyらによる米国特許出願第４５０９１
１６号は、ＣＰＵとＦＰＵ間の相互接続構成（この特許
明細書の中では特殊命令プロセッサと称されている）を
述べている。ＣＰＵはメモリから直列に全てのマイクロ
命令を取り出し、命令をデコードする。命令のイメージ
がＦＰＵに受渡される。ＦＰＵによる処理を要求する命
令が受信されると、ＣＰＵはオペランドを含むデータ・
ワードをメモリから取り出し、それらをＦＰＵに受渡
す。
【０００６】命令を受信後、ＦＰＵはまた命令をデコー
ドし、命令のオペランドを含むデータ・ワードを受信す
るように進行する。ＦＰＵは次に従来通りにオペランド
を処理し、ＣＰＵに処理結果すなわち処理データ及び条
件コードを戻す準備をする。ＣＰＵはＦＰＵにより処理
の終了を伝えられると、ＦＰＵにデータを送信するよう
に伝える。ＣＰＵは次に処理データをメモリ内の記憶に
戻すことが可能となる。
【０００７】DeGrootによる米国特許出願第４６８３５
４７号は、プットアウェイ（putaway）・バス及びバイ
パス・バスを有する複数の浮動小数点演算ユニット（Ｆ
ＰＵ）を含むデータ処理システムを教示する。ＦＰＵは
複数の乗除算命令を処理する新たな命令を含む。これら
の命令は、アキュムレート・バイパス・バスからの入力
と一緒に、バイパス・バス上の各乗算または除算結果を
加算器の入力に渡す命令を含む。アキュムレート・バイ
パス・バスは、アキュムレート乗算演算またはアキュム
レート除算演算における自動加算演算に対応する加算器
からの出力である。これは２つの浮動小数点結果を各サ
イクルにおいて生成し、その１つはＣＰＵによる介入制
御なしに累算される。
【０００８】Nishiyama らによる米国特許出願第４６５
４７８５号は、汎用命令演算ユニットまたはＣＰＵ、及
び浮動小数点命令演算ユニットまたはＦＰＵなどの複数
の演算ユニットを有する情報処理システムを示す。この
情報処理システムは、各演算ユニットに対応して、条件
分岐命令の分岐判断において使用される条件コードを生
成する手段を含む。各演算ユニットにおいて、コード生
成手段により生成される条件を使用し、条件分岐命令の
分岐の成功または失敗を判断する分岐判断手段が提供さ
れる。更に判断ユニット判定回路が提供され、これは各
演算ユニットの動作状態に応答して、どの分岐判断手段
が動作されるかを示す命令信号を生成し、この命令信号
が分岐判断手段に供給される。それにより、それぞれの
演算ユニットにおいて獲得される分岐判断結果の１つを
有効結果として使用することにより、分岐制御が実行さ
れる。
【０００９】IBM Technical Disclosure Bulletin、vol
32、no 5B、pp 403-404（１９８９年１０月）"Repeati
ng Microcode Words for Fast Controlled Repeat Cycl
eFunctions"は、マイクロプログラム制御式プロセッサ
における繰返しサイクル許可機能を教示する。この開示
では、各ループするマイクロ制御ワードが実行される時
に、マイクロワード制御ラッチがセットされる。このラ
ッチは制御レジスタへのマイクロ制御ワードのゲート論
理を制御する。ラッチがオンの場合、次のサイクルの開
始時に制御レジスタにクロック入力される制御ワード
は、現制御レジスタの出力から供給される。ラッチがオ
フの場合、次のサイクルの開始時に制御レジスタにクロ
ック入力される制御ワードは制御記憶の出力である。
【００１０】IBM Technical Disclosure Bulletin、vol
33、no 10B、pp 253-259 （１９９１年３月）"Zero-cy
cle Branches in simple RISC Designs"は、中断なしに
または標準固定小数点命令資源を使用して分岐を実行す
る分岐実行ユニットを提供することにより、ＲＩＳＣシ
ステムにおけるパイプライン遅延を低減する方法を教示
する。この分岐実行ユニットは固定小数点及び浮動小数
点実行ユニットにはほとんど認識できない分岐の実行を
試行する。この分岐実行ユニットのオペレーションを可
能とするためには、ソフトウェア支援が必要となる。
【００１１】ハイ・エンド・マシンにおいて、分岐命令
を実行するために必要なサイクル数を０サイクルまたは
１サイクルに低減する多数の方法が知られている。一般
に、これらは前の命令が実行される間に、次の分岐サイ
クルが処理されることを許可する。前の命令が分岐条件
の実行にも、マイクロプログラムがジャンプするアドレ
スの生成にも影響しないと仮定すると、分岐条件が計算
され、処理される次の命令のアドレスが命令バッファに
配置される。
【００１２】こうした実施例は高性能なコンピュータ能
力、及び並列データ・フローを制御するための余分な回
路を必要とする。更に、現存のマイクロコード・シーケ
ンスとの下位互換性を提供することが可能でない。
【００１３】
【発明が解決しようとする課題】本発明の目的は、分岐
命令の実行のためのより効率的な方法を提供することで
ある。
【００１４】
【課題を解決するための手段】本目的はプロセッサ及び
１つのコプロセッサを提供することにより達成され、コ
プロセッサは他のプロセッサに依存する。上記プロセッ
サの１つにおいて、ループ内の命令が処理され、上記プ
ロセッサの他において同時にループ終了条件が処理され
る。本発明の好適な実施例では、コプロセッサは浮動小
数点ユニットである。
【００１５】ループ終了条件を評価する方法は、次の特
徴を有する。ループ内の命令の上記処理の間に、分岐命
令の指標値が計算され、計算された指標値が分岐条件値
と比較される。分岐条件値が計算された指標値に等しい
場合、成功分岐標識ラッチがセットされる。セットされ
た成功分岐標識ラッチは、ループ内の命令が再度実行さ
れることを示す。それ以外はループ外の次の命令が実行
される。
【００１６】本発明は主プロセッサ、従属コプロセッ
サ、及び汎用目的レジスタを有するコンピュータ・シス
テムを使用する。本発明の好適な実施例によれば、分岐
命令条件が満たされた時にセットされる成功分岐標識ラ
ッチが提供される。第１の分岐アドレス・レジスタは分
岐命令のアドレスを記憶し、第２の分岐アドレス・レジ
スタは分岐命令条件が満たされた時に実行される目的命
令のアドレスを記憶する。
【００１７】コンピュータ・システムは更に、分岐マイ
クロコード命令のレジスタ番号を記憶する第１及び第２
の補助レジスタ、及び分岐条件の計算を制御するための
第１及び第２のラッチを提供される。
【００１８】
【実施例】本発明を説明するために、IBM system/390マ
イクロ命令セットで知られるある特定の分岐命令が選択
される。ＢＸＬＥ（Branch on Index Low or Equal）命
令は図１に示される形式を有する。ＢＸＬＥは１６進
値'８７'のオペレーション・コードＯＰ、２つのフィー
ルドＲ１及びＲ３、及び分岐アドレスＤ２を有する。
【００１９】ＢＸＬＥ命令はEnterprise Systems Archi
tecture/390 Principles ofOperation（IBM Publicatio
ns Number SA22-7201）で詳細に述べられている。この
命令は、そのアドレスがフィールドＲ１に提供されるレ
ジスタに記憶される第１オペランドに増分を加算し、次
に合計を比較値と比較する。この比較結果により、分岐
が発生するか否かが決定される。その後、合計が第１オ
ペランドのロケーション（すなわち、フィールドＲ１に
そのアドレスが提供されるレジスタ）に配置される。フ
ィールドＤ２に記憶されるアドレスは、分岐が発生する
アドレスを示す。ＢＸＬＥにおいて、合計が比較値以下
の場合、現ＰＳＷ内の次の命令アドレスがフィールドＤ
２内の分岐アドレスにより置換される。
【００２０】Ｒ３フィールドの値が偶数の場合、これは
１対のレジスタを指定し、その対の偶数及び奇数レジス
タの内容がそれぞれ増分及び比較値として使用される。
Ｒ３フィールドの値が奇数の場合、これは単一のレジス
タを指定し、そのレジスタの内容が増分及び比較値の両
方として使用される。
【００２１】ＢＸＬＥ命令を使用する典型的なプログラ
ム・ループでは、ベクトル積が計算される。こうしたプ
ログラムは次の命令を含む。 Ｌ１： ＬＤＲ ロード Ｒ２＞Ｒ１ ＭＤ Ｒ１＊キャッシュ・オペランド＞Ｒ１ ＡＤ Ｒ１＋キャッシュ・オペランド＞Ｒ１ ＳＴＤ ストア Ｒ１＞キャッシュ ＢＸＬＥ 増分後に比較。満足されない場合、Ｌ１に分岐。
【００２２】典型的プログラムからのこの抽出におい
て、ＬＤＲ命令によりレジスタＲ２に記憶される値がレ
ジスタＲ１にロードされる。これは１サイクルを必要と
する。次にＭＤ命令により、レジスタＲ１の値がキャッ
シュの値により乗算され、Ｒ１レジスタに記憶される。
これは別のサイクルを必要とする。次にＡＤ命令によ
り、レジスタＲ１の値がキャッシュの値に加算され、レ
ジスタＲ１に配置される。これは１サイクルを必要とす
る。次にＳＴＤ命令により、レジスタＲ１の値がキャッ
シュに記憶される。これは更に１サイクルを必要とす
る。最後にＢＸＬＥ命令が実行される。図４及び図５に
関連して後述されるように、従来システムでは、分岐オ
ペレーションが実行される場合、これは３サイクルを要
し、それ以外の場合には２サイクルを要した。
【００２３】図２及び図３は本発明を実施するために使
用する装置を示す。これらの図において、本発明の共通
要素に対しては同一番号が使用される。
【００２４】図２は実行される命令のアドレスを生成す
るために使用される回路を示す。アドレス発生器１００
において、プログラム内の命令の目的アドレスが、例え
ばＢＸＬＥなどの分岐命令により生成され、マルチプレ
クサ１０１を介し、命令アドレス・レジスタ（ＩＡＲ）
１０３に渡される。目的アドレスは命令バッファ・セレ
クタ１１２に渡され、これはアドレスされる命令を命令
バッファ１１０から選択する。命令バッファ１１０は第
１オペレーション・レジスタ１２０に接続され、第１オ
ペレーション・レジスタは続いて第２オペレーション・
レジスタ１３０に接続される。
【００２５】命令の実行の間、ＩＡＲ変更子１０７がプ
ログラムの次の順次命令をアドレスする。ＩＡＲ変更子
１０７はこの命令の計算を許可するネットワークであ
る。ＩＡＲ変更子の出力は、ライン１０８及びマルチプ
レクサ１０１を介して、命令アドレス・レジスタ１０３
に接続される。
【００２６】ＩＡＲ変更子（ＩＡＲ Ｍｏｄ）１０７の
出力は、マルチプレクサ１０９を介して、命令バッファ
１１０に接続される。マルチプレクサ１０９の他の入力
は、後述のように、プログラム・ループ内の最初の命令
のアドレスを記憶する分岐目的レジスタ１４０に接続さ
れる。このアドレスは分岐命令のフィールドＤ２から生
成される。
【００２７】マルチプレクサ１０９はＡＮＤゲート１５
０からの信号により制御される。ＡＮＤゲート１５０は
３入力を有する。第１の入力は成功分岐（ＳＦＢ）条件
ラッチＳＦＢ２４０から到来し、第２の入力は成功ルー
プ条件信号ＳＢＣであり、第３の入力はアドレス比較器
１６０の出力から到来する。アドレス比較器１６０はＩ
ＡＲ変更子（ＩＡＲ Ｍｏｄ）１０７内のアドレスを分
岐アドレス・レジスタ１６５内のアドレスと比較し、２
つのアドレスが等しい場合に信号を生成する。
【００２８】図３は本発明の１実施例におけるデータ・
フローを示す。第１オペレーション・レジスタ１２０は
補足レジスタ２２０に接続される。補足レジスタ２２０
はＢＸＬＥ命令のＲ１及びＲ３フィールドにより提供さ
れるレジスタのアドレスを記憶及びデコードする。第１
オペレーション・レジスタ１２０はまたアドレス・デコ
ーダ２００にも接続される。アドレス・デコーダ２００
は、ＢＸＬＥ命令のＲ１及びＲ３フィールドにより提供
されるレジスタの汎用目的レジスタ・ファイル２５０内
におけるアドレスをデコードする。
【００２９】アドレス・デコーダ２００及び補足レジス
タ２２０の両者は、マルチプレクサ２２５及び２３０に
接続され、これらのマルチプレクサは成功分岐（ＳＦ
Ｂ）条件ラッチ２４０からの信号により制御される。マ
ルチプレクサ２２５及び２３０は、成功分岐（ＳＦＢ）
条件ラッチ２４０がセットされない時、アドレス・デコ
ーダ２００内のデコード・アドレスをパスするように制
御される。それ以外の場合は、補足レジスタ２２０に記
憶されるデコード・アドレスをパスする。
【００３０】マルチプレクサ２２５は、ＢＸＬＥ命令の
Ｒ１フィールドに記憶されるアドレスの値を汎用目的レ
ジスタ・ファイル２５０にパスする。このアドレスに記
憶される値は、演算論理ユニット２８０のＡレジスタ２
６０にパスされる。マルチプレクサ２３０は、ＢＸＬＥ
命令のＲ３フィールドに記憶されるアドレスの値を汎用
目的レジスタ・ファイル２５０にパスする。このアドレ
スに記憶される値は、演算論理ユニット２８０のＢレジ
スタ２７０にパスされる。
【００３１】演算論理ユニット２８０にはＤレジスタ２
９０が接続され、これは演算論理ユニット２８０の出力
を記憶し、その出力をＡレジスタ２６０、Ｂレジスタ２
７０、または汎用目的レジスタ・ファイル２５０にパス
する。演算論理ユニット２８０の出力には更に分岐デコ
ーダ３００が接続され、これは後述のように、分岐命令
に対する条件が適合する場合に、成功分岐条件ＳＦＢ信
号を生成する。
【００３２】従来のＢＸＬＥ命令の処理について、図４
及び図５を参照しながら説明する。図中におけるバツ印
はサイクル内において活動が実行されるポイントを示
す。図中の水平バーは、信号またはデータが有効な期間
を示す。
【００３３】オペレーションの第１サイクルにおいて、
ＩＡＲ変更子１０７からの命令Ａのアドレスがマルチプ
レクサ１０９の出力から取り出され、命令バッファ１１
０にパスされる（ライン４００、５００）。
【００３４】オペレーションの第２サイクルにおいて、
実行される次の命令Ｂのアドレスが計算され、マルチプ
レクサ１０９の出力に配置される（ライン４００、５０
０）。新たなアドレスはまた命令アドレス・レジスタ
（ＩＡＲ）１０３にも配置される。命令Ａが命令バッフ
ァ１１０から第１オペレーション・レジスタ１２０にロ
ードされる（ライン４１０、５１０）。
【００３５】オペレーションの第３サイクルにおいて、
実行される次の命令の命令バッファ１１０内のアドレス
が計算され、マルチプレクサ１０９の出力に配置される
（ライン４００、５００）。この例では、この次の命令
は分岐命令ＢＸＬＥである。もちろん任意の分岐命令で
あっても良い。命令Ａが第１オペレーション・レジスタ
１２０から第２オペレーション・レジスタ１３０にパス
され（ライン４２０、５２０）、命令Ｂが命令バッファ
１１０から第１オペレーション・レジスタ１２０にパス
される（ライン４１０、５１０）。
【００３６】第１オペレーション・レジスタ１２０及び
第２オペレーション・レジスタ１３０内の命令Ａ及びＢ
は、従来技術において既知のようにデコードされ、実行
される。
【００３７】オペレーションの第４サイクルにおいて、
ＢＸＬＥ命令が命令バッファ１１０から第１オペレーシ
ョン・レジスタ１２０にパスされ、ここでデコード及び
実行される（ライン４１０、５１０）。
【００３８】ＢＸＬＥ命令のデコーディング及び実行
は、既知のように実行される。Ｒ１及びＲ３フィールド
の内容がアドレス・デコーダ２００にパスされ、デコー
ダが汎用目的レジスタ・ファイル２５０内のレジスタの
アドレスをデコードし、そこに第１オペランドの値、増
分値、及び比較値が記憶される。デコード・アドレスは
マルチプレクサを介して、汎用目的レジスタ・ファイル
２５０にパスされ、そこで読出しオペレーションが実行
される（ライン４３０、５３０）。
【００３９】オペレーションの第５サイクルにおいて、
ＢＸＬＥ命令が第１オペレーション・レジスタ１２０か
ら第２オペレーション・レジスタ１３０にパスされる
（ライン４２０、５２０）。しかしながら、ＢＸＬＥ命
令はその完了に少なくとも２サイクルを要するために、
第１オペレーション・レジスタ１２０内にも留まる。Ｉ
ＡＲ変更子１０７において、ループ・オペレーションの
完了時に実行される次の命令（ＮＳＩ）のアドレスが計
算される。アドレス発生器１００は分岐条件が成功の場
合、準備される目的アドレスを計算する（ライン４９
０）。Ｒ１及びＲ３フィールドに記憶されるアドレスに
より示される汎用目的レジスタ２５０内のレジスタの内
容、すなわち第１オペランド及び増分値が、Ａレジスタ
２６０及びＢレジスタ２７０に読出される（ライン４４
０、５４０）。演算論理ユニット２８０において、Ａレ
ジスタ２６０及びＢレジスタ２７０の内容が一緒に加算
される（ライン４６０、５６０）。ＢＸＬＥフィールド
のＲ３フィールドに記憶される値はまた、汎用目的レジ
スタ・ファイル２５０内において、奇数レジスタ内の
値、すなわち上述のように比較値をアドレスするために
も使用される（ライン４３０、５３０）。
【００４０】オペレーションの第６サイクルでは、分岐
条件の成功か否かに依存して異なる処理が実行される。
図４は成功分岐条件の例を示す。すなわち、ループ・オ
ペレーションが継続される。この場合、第１オペランド
と増分値との合計（Ｓ）、すなわちＲ１内のアドレスに
より示されるレジスタに記憶される値、及びＲ３フィー
ルドにより示される偶数レジスタの値の合計が、汎用目
的レジスタ・ファイル２５０に書込まれ（ライン４５
０）、更にＡレジスタ２６０にも書込まれる（ライン４
４０）。ＢＸＬＥ命令のフィールドＲ３に記憶されるア
ドレスにより示される奇数レジスタの内容は、Ｂレジス
タ２７０に読込まれる（ライン４４０）。
【００４１】演算論理ユニット２８０において、ＢＸＬ
Ｅ命令のフィールドＲ３のアドレスにより示される奇数
レジスタの内容が、フィールドＲ３及びＲ１の値により
示されるレジスタの内容の値の合計から減算される（ラ
イン４６０）。この値が正または０の場合、分岐条件が
満たされて、成功分岐条件信号（ＳＦＢ）が発行され
（ライン４７０）、ＢＸＬＥ命令のＤ２フィールドのア
ドレス値が、目的命令（ＴＧＩ）のアドレスを示すため
に、ＩＡＲ変更子１０７にパスされる（ライン４０
０）。
【００４２】しかしながら、図５に示されるように、演
算論理ユニット２８０内の値が負の場合、分岐条件は満
たされず（ライン５６０）、成功分岐条件信号は発行さ
れない（ライン５７０において破線により示される）。
次の命令（ＮＳＩ）が第１オペレーション・レジスタ１
２０にパスされ（ライン５１０）、そこにおいてデコー
ドされ、実行が開始される。
【００４３】図４及び図５を比較すると、ＢＸＬＥ命令
が第１オペレーション・レジスタ１２０にパスされる時
点から、次の非分岐命令が第１オペレーション・レジス
タにパスされる時点までが、分岐条件が成功の場合には
３サイクルを要し（図４参照）、また分岐条件が不成功
の場合には２サイクル（図５参照）を要することがわか
る。ＢＸＬＥの成功完了は、サイクル７で第２オペレー
ション・レジスタ１３０において待機サイクルを要求
し、これはノー・オペレーション（ＮＯＰ）命令として
示されている（ライン４２０）。
【００４４】本発明による分岐命令の処理について次に
説明する。ここではプログラムが浮動小数点ユニットに
おいて実行される一連の４つの命令Ｆ１乃至Ｆ４を含む
ループを含み、ＢＸＬＥ命令がそれに続くものと仮定す
る。こうした命令のセットはベクトル演算では典型的で
ある。もちろん、ループが実寿命において、これより長
いことも可能である。ループはｎ回実行される。
【００４５】図６はループの１回目のパスを示す。図４
及び図５に関連して述べられたように、ＩＡＲ変更子１
０７は命令が見い出される命令バッファ１１０における
アドレスを計算する（ライン６００）。ライン６０５及
び６１０で示されるように、命令は命令バッファ１１０
から第１オペレーション・レジスタ１２０へ、更に第２
オペレーション・レジスタ１３０へと、続くサイクルに
おいてパスされる。単純化のため、命令Ｆ１乃至Ｆ４及
びＢＸＬＥだけが、図６乃至図８において示されてい
る。図６乃至図８において、互いに対応するラインには
同一番号が提供される。
【００４６】１回目のループの第６サイクルにおいて
（図６）、ＢＸＬＥ命令が第１オペレーション・レジス
タ１２０にパスされ（ライン６０５）、第７サイクルに
おいて、更に第２オペレーション・レジスタ１３０にパ
スされ（ライン６１０）、第８サイクルにおいて分岐条
件が評価される（ライン６６５）。これらについては既
に図４及び図５に関連して述べた。１回目のループにお
いて、分岐条件は成功し、成功分岐条件信号（ＳＦＢ）
が発行され（ライン６３０）、次のサイクルにおいて、
成功分岐（ＳＦＢ）ラッチ２４０をセットする。成功分
岐ラッチ２４０は図８に関連して後述されるように、自
身がリセットされるまで、セットされた状態を維持す
る。
【００４７】成功分岐条件信号（ＳＦＢ）はまた、分岐
される目的アドレス（すなわちＢＸＬＥ命令のＤ２フィ
ールドで示されるアドレス）を分岐目的レジスタ１４０
内に記憶する。更に、ＢＸＬＥ命令のＲ１及びＲ３フィ
ールドに提供されるレジスタのアドレスが、補足レジス
タ２２０に記憶される。分岐命令自身のアドレスは、分
岐アドレス・レジスタ１６５に記憶される。
【００４８】成功分岐条件信号（ＳＦＢ）はまた第９サ
イクルにおいて、分岐Ａ１ラッチをセットする（ライン
６４０）。次に、このラッチは第１０サイクルにおい
て、分岐Ａ２ラッチをセットする（ライン６４５）。分
岐Ａ１ラッチ及び分岐Ａ２は、図６乃至図８に示される
ように、１サイクルの間だけセットされた状態を維持す
る。
【００４９】図７はループにおけるパス２からパスｎ−
１（すなわち最後から２番目のパス）までのパスを表
す。これらのパスでは、浮動小数点命令Ｆ１乃至Ｆ４が
直接第１オペレーション・レジスタ１２０及び第２オペ
レーション・レジスタ１３０から、浮動小数点ユニット
にパスされ、そこで実行される（ライン６００乃至６１
０）。
【００５０】浮動小数点ユニットにおける浮動小数点命
令Ｆ１乃至Ｆ４の実行と並列に、分岐条件が後述される
ように固定小数点ユニットにおいて計算される。
【００５１】図７の第３サイクルで示されるように、或
いは前述のように、成功分岐条件信号は分岐Ａ１ラッチ
をセットする（ライン６４０）。これは図６の第９サイ
クルと等価なステップである。分岐Ａ１ラッチは、補足
レジスタ２２０に記憶されるＲ１及びＲ３で示されるレ
ジスタの値を、汎用目的レジスタ・ファイル２５０から
Ａレジスタ２６０またはＢレジスタ２７０に読出す（ラ
イン６５５）。これは成功分岐ラッチ２４０からの信号
によりスイッチされるマルチプレクサ２２５及び２３０
により制御される。成功分岐条件信号（ＳＦＢ）は分岐
Ｂ２ラッチをセットする（ライン６５０）。
【００５２】図７の第４サイクルにおいて、ＢＸＬＥ命
令のＲ１フィールドに提供されるアドレスにおける汎用
目的レジスタ・ファイル２５０に記憶される第１オペラ
ンドと、ＢＸＬＥ命令のＲ３フィールドに提供されるア
ドレスにおける汎用目的レジスタ・ファイル２５０に記
憶される増分値との合計（Ｓ）が、演算論理ユニット２
８０内において計算され（ライン６６５）、これが次に
Ａレジスタ２６０またはＢレジスタ２７０のいずれかに
書戻される。ＢＸＬＥコマンドのＲ３の奇数部分により
提供されるアドレスにおける汎用目的レジスタ２５０の
値が、Ａレジスタ２６０またはＢレジスタ２７０の他方
のレジスタに読出される。アドレスが補足レジスタ２２
０から獲得され、マルチプレクサ２２１により制御され
る。マルチプレクサ２２１は、分岐Ａ２ラッチが活動状
態の時（ライン６４５）、トリガされる。
【００５３】図７の第５サイクルにおいて、分岐条件が
再度チェックされ（ライン６６５）、条件が満たされて
いる限り、成功分岐ラッチ２４０はセット状態を維持す
る（ライン６２５）。
【００５４】ループの終わりはＩＡＲ変更子１０７内の
命令のアドレスを調査し、これがループ内の最後の命令
のアドレス、すなわちＢＸＬＥ命令のアドレスと同じか
否かを確認することにより決定される。上述のように、
ループ内の最後の命令のアドレスは分岐アドレス・レジ
スタ１６５に記憶される。図２に示されるアドレス比較
器１６０において比較が実行される。２つのアドレス命
令が等しい場合、信号が生成され（ライン６７５）、Ｂ
ＸＬＥ命令を第１オペレーション・レジスタ１２０に読
出すために、ＢＸＬＥ命令のアドレスを命令バッファに
パスする代わりに、ループの最初の命令Ｆ１のアドレス
が分岐目的レジスタ１４０から読出され、命令バッファ
にパスされる。マルチプレクサ１０９は上述のように、
ＡＮＤゲート１５０からの信号により制御される。
【００５５】成功分岐条件信号（ＳＦＢ）はまた分岐Ｂ
２ラッチをセットする。このラッチは第１オペランドと
増分値との計算された合計（Ｓ）を、ＢＸＬＥ命令のＲ
１により示されるアドレスにおける汎用目的レジスタ・
ファイル２５０へ書込むことを制御する。
【００５６】図８は浮動小数点命令Ｆ１乃至Ｆ４のルー
プにおける最終処理を表す。図８の第１サイクルから第
４サイクルまでの計算は、上述のように進行する。第５
サイクルにおいて、分岐条件は満たされない（ライン６
６５）。この場合、成功分岐条件信号（ＳＦＢ）は発行
されず（ライン６３０）、その結果、成功分岐条件ラッ
チ２４０はセットされない（ライン６２５）。図８の破
線は信号の不在を示す。その結果、ＡＮＤゲート・ラッ
チ１５０からマルチプレクサ１０９へ信号が発行され
ず、分岐命令ＢＸＬＥが命令バッファ１１０から第１オ
ペレーション・レジスタ１２０にパスされる（ライン６
０５）。分岐条件が次に従来通りに評価され、それが満
たされない場合、ＩＡＲ変更子１０７から読出された次
の命令ＮＳＩが命令バッファから第１オペレーション・
レジスタ１２０に読出され、上述のように実行される。
【００５７】本発明を使用することにより、分岐条件の
評価に要する有効時間を３サイクルから０サイクルに低
減することが可能となる。これは分岐条件に関連する計
算を固定小数点ユニットにおいて実行することにより達
成される。一方、浮動小数点の計算は浮動小数点ユニッ
トにおいて実行される。
【００５８】本発明に関連して以下の事項について開示
する。 （１）主プロセッサ及び従属コプロセッサを有するデュ
アル・プロセッサ・コンピュータ・システムにおいて、
ループ内に命令を含むプログラムを処理する方法であっ
て、上記プロセッサの一方において、ループ内の命令を
同時に処理するステップと、上記プロセッサの他方にお
いて、ループ終了条件を処理するステップと、を含む方
法。 （２）上記ループ内の命令が数学的オペレーションであ
る、（１）記載の方法。 （３）上記コプロセッサが浮動小数点ユニットである、
（１）または（２）記載の方法。 （４）上記ループ終了条件が分岐命令（ＢＸＬＥ）であ
る、（１）、（２）または（３）に記載の方法。 （５）上記分岐命令がＢＸＬＥ（branch on index low
or equal）命令である、（４）記載の方法。 （６）上記ループ内の命令の上記処理の間に、分岐命令
（ＢＸＬＥ）に対する指標値を計算する第１のステップ
と、計算された指標値を分岐条件値と比較する第２のス
テップと、分岐条件値が計算された指標値に等しい場合
に、成功分岐標識ラッチをセットする第３のステップ
と、成功分岐標識ラッチがセットされる場合、ループ内
の命令を再度実行し、それ以外の場合には実行されるル
ープ外の次の命令にジャンプする第４のステップと、を
含む（４）または（５）記載の方法。 （７）上記第１のステップが指標レジスタから指標値の
前の値を取り出し、前の値に分岐命令（ＢＸＬＥ）内に
提供される値を加算するステップを含む、（６）記載の
方法。 （８）第４のステップが実行される目的命令のアドレス
を第１の分岐アドレス・レジスタに配置することにより
実行される、（６）記載の方法。 （９）主プロセッサ、従属コプロセッサ及び汎用目的レ
ジスタ（２５０）を有するコンピュータ・システムであ
って、分岐マイクロコード命令条件が満たされる時セッ
トされる成功分岐標識ラッチ（２４０）と、分岐命令
（ＢＸＬＥ）の分岐アドレス（Ｄ２）を記憶する分岐目
的アドレス・レジスタ（１４０）と、分岐命令（ＢＸＬ
Ｅ）のアドレスを記憶する分岐アドレス・レジスタ（１
６５）と、分岐命令（ＢＸＬＥ）条件が満たされない場
合に実行される次の命令（ＮＳＩ）のアドレスを生成す
る命令アドレス変更子レジスタ（１０７）と、を含むコ
ンピュータ・システム。 （１０）分岐命令（ＢＸＬＥ）のレジスタ番号（Ｒ１、
Ｒ３）を記憶する補足レジスタ（２２０）を含む、
（９）記載のコンピュータ・システム。 （１１）分岐条件の計算を制御する第１及び第２のラッ
チを含む、（９）または（１０）記載のコンピュータ・
システム。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
分岐命令の実行のためのより効率的な方法が提供され
る。
【図面の簡単な説明】
【図１】ＢＸＬＥ分岐命令形式を示す図である。
【図２】実行される次の命令のアドレスを計算するため
に使用される回路の図である。
【図３】本発明のデータ・フロー及び汎用目的レジスタ
のアドレス機構を示す図である。
【図４】従来技術によるＢＸＬＥ分岐命令の実行を示す
図である。
【図５】従来技術によるＢＸＬＥ分岐命令の実行を示す
図である。
【図６】本発明によるＢＸＬＥ分岐命令の実行を示す図
である。
【図７】本発明によるＢＸＬＥ分岐命令の実行を示す図
である。
【図８】本発明によるＢＸＬＥ分岐命令の実行を示す図
である。
【符号の説明】
１０３ 命令アドレス・レジスタ（ＩＡＲ） １０７ 命令アドレス変更子レジスタ（ＩＡＲ変更子） １１０ 命令バッファ １２０ 第１オペレーション・レジスタ １３０ 第２オペレーション・レジスタ １４０ 分岐目的レジスタ ２００ アドレス・デコーダ ２２０ 補足レジスタ ２８０ 演算論理ユニット ３００ 分岐デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウド・ウィル ドイツ、ホルツゲルリンゲン 71088、ウ ェンゲルトステイゲ 47 (72)発明者 ブリジット・ロエテ ドイツ、ボブリンゲン 71032、ウォルド バルグストリート 12 (72)発明者 ウィルヘルム・ハラー ドイツ、レムシャルデン 73630、レヘン ストリート 38 (72)発明者 ハンス・ウェルナー・タスト ドイツ、ウェイル・イン・スコエンバッハ 71093、ベルグワイゼンストリート ４

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】主プロセッサ及び従属コプロセッサを有す
    るデュアル・プロセッサ・コンピュータ・システムにお
    いて、ループ内に命令を含むプログラムを処理する方法
    であって、 上記プロセッサの一方において、ループ内の命令を同時
    に処理するステップと、 上記プロセッサの他方において、ループ終了条件を処理
    するステップと、 を含む方法。
  2. 【請求項２】上記ループ内の命令が数学的オペレーショ
    ンである、請求項１記載の方法。
  3. 【請求項３】上記コプロセッサが浮動小数点ユニットで
    ある、請求項１または２記載の方法。
  4. 【請求項４】上記ループ終了条件が分岐命令（ＢＸＬ
    Ｅ）である、請求項１、２または３に記載の方法。
  5. 【請求項５】上記分岐命令がＢＸＬＥ（branch on inde
    x low or equal）命令である、請求項４記載の方法。
  6. 【請求項６】上記ループ内の命令の上記処理の間に、 分岐命令（ＢＸＬＥ）に対する指標値を計算する第１の
    ステップと、 計算された指標値を分岐条件値と比較する第２のステッ
    プと、 分岐条件値が計算された指標値に等しい場合に、成功分
    岐標識ラッチをセットする第３のステップと、 成功分岐標識ラッチがセットされる場合、ループ内の命
    令を再度実行し、それ以外の場合には実行されるループ
    外の次の命令にジャンプする第４のステップと、 を含む請求項４または５記載の方法。
  7. 【請求項７】上記第１のステップが指標レジスタから指
    標値の前の値を取り出し、前の値に分岐命令（ＢＸＬ
    Ｅ）内に提供される値を加算するステップを含む、請求
    項６記載の方法。
  8. 【請求項８】第４のステップが実行される目的命令のア
    ドレスを第１の分岐アドレス・レジスタに配置すること
    により実行される、請求項６記載の方法。
  9. 【請求項９】主プロセッサ、従属コプロセッサ及び汎用
    目的レジスタ（２５０）を有するコンピュータ・システ
    ムであって、 分岐マイクロコード命令条件が満たされる時セットされ
    る成功分岐標識ラッチ（２４０）と、 分岐命令（ＢＸＬＥ）の分岐アドレス（Ｄ２）を記憶す
    る分岐目的アドレス・レジスタ（１４０）と、 分岐命令（ＢＸＬＥ）のアドレスを記憶する分岐アドレ
    ス・レジスタ（１６５）と、 分岐命令（ＢＸＬＥ）条件が満たされない場合に実行さ
    れる次の命令（ＮＳＩ）のアドレスを生成する命令アド
    レス変更子レジスタ（１０７）と、 を含むコンピュータ・システム。
  10. 【請求項１０】分岐命令（ＢＸＬＥ）のレジスタ番号
    （Ｒ１、Ｒ３）を記憶する補足レジスタ（２２０）を含
    む、請求項９記載のコンピュータ・システム。
  11. 【請求項１１】分岐条件の計算を制御する第１及び第２
    のラッチを含む、請求項９または１０記載のコンピュー
    タ・システム。
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