JPH0728639A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 数値列生成や信号処理などの繰り返し制御を
記述する数値生成アルゴリズムによって順次数値列を生
成することが必要な特定用途向けの処理系で、処理の高
速化を図る。 【構成】 オペコードメモリＭ０から読み出された命令
コードはビットフィールド分離器Ｎ０によって特定のビ
ット幅でシーケンス制御系命令コードと演算制御系命令
コードとに分割される。シーケンス制御ユニットＵ１は
シーケンス制御系命令コードに基づいてシーケンスの制
御を行なう。演算制御ユニットＵ２は演算制御系命令コ
ードに基づいて演算を行なう。シーケンス制御ユニット
Ｕ１と演算制御ユニットＵ２とは１つの命令コードで同
時に制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に、数値生成のために、繰り返し制御により数値
生成アルゴリズムが記述されていて、順次数値列を生成
することが必要な特定用途向けの処理系に適用され、高
速で処理することが必要とされるマイクロプロセッサに
関する。

【０００２】本発明に係るマイクロプロセッサに適した
処理は多く存在しており、特定のアルゴリズムに基づい
た繰り返し演算処理が多い用途に向いている。そのよう
なものの１つとして、あらかじめ定義されたアルゴリズ
ムを繰り返す曼陀羅模様等のグラフィックの生成があ
り、他の１つとして、メモリ制御機構がブロックスキャ
ンアドレスを得るために用いるために用いるマイクロコ
ードエンジンへの適用がある。

【０００３】

【従来の技術】従来、マイクロプロセッサには、アキュ
ムレータにように演算を司るレジスタと、インデックス
レジスタや計数レジスタのようにアルゴリズム制御を司
るレジスタが存在する。条件判定ブランチ命令、カウン
タインクリメント命令を多く含むプログラウムでは、イ
ンデックスレジスタの内容に依存する確率が高いシーケ
ンスを制御する命令セットが存在している。このような
命令セットをここではシーケンス制御用命令セットと呼
ぶ。一方、加算命令、減算命令、乗算命令、除算命令の
ような演算命令を多く含むプログラムでは、アキュムレ
ータの内容に依存する確率が高い演算処理を制御する命
令セットが存在している。このような命令セットをここ
では演算処理制御用命令セットと呼ぶ。

【０００４】これらのシーケンス制御用命令セットおよ
び演算処理制御用命令セットは、１命令サイクルに１命
令トが実行される。このため、単純な繰り返し処理の場
合、最低３命令サイクル、即ち、アキュムレータにおけ
る演算命令サイクルと、インデックスレジスタ（または
計数レジスタ）インクリメント命令サイクルと、条件判
定ブランチ命令サイクルとを実行する時間が必要とな
る。

【０００５】マイクロプロセッサをより高速に動作させ
るために、クロック周波数を上げる方法がある。しかし
ながら、クロック周波数は、演算器に用いるデコーダ
や、レジスタに用いるフリップフロップ回路のセットア
ップ時間など、半導体性能により上限が定められてしま
う。

【０００６】また、パイプライン処理の手法により、こ
れらの命令セットを先行読出し（プリフェッチ）機能な
どによって必要な処理を先行処理することで、ある程度
の高速化を図る方法も知られている。しかしながら、こ
の方法によれば、条件判定ブランチ命令が入ると飛び先
予測がしにくくなり、これに対処するためには回路規模
を大きくしなければならなくなってしまう。

【０００７】

【発明が解決しようとする課題】繰り返し制御により数
値生成アルゴリズムが記述でき、尚かつアキュムレータ
に生成された値をもとにすぐ次の処理内容を決定する必
要がない特定用途向け処理系において数値生成のために
使用するマイクロセッサにおいては、アキュムレータに
作用する演算命令と、インデックスレジスタ（または計
数レジスタ）インクリメント命令と、条件判定ブランチ
命令とを、それぞれ独立したアドレスに格納されている
命令コードによって実行することは、繰り返し処理が多
いアルゴリズムを解く場合に命令サイクル数の点から効
率的ではなく、用途によっては必要な速度を得るために
クロック周波数の高周波数化を招きやすい。

【０００８】本発明の目的は、命令サイクル数を減らす
ことで、上記の条件に適合する処理系に対して、クロッ
ク周波数を上げることなく高速で、かつコンパクトなマ
イクロプロセッサを提供することにある。

【０００９】

【課題を解決するための手段】本発明によるマイクロプ
ロセッサは、複数の命令コードから成るプログラムによ
って記述されたアルゴリズムに基づいて数値またはビッ
トパタンを生成するマイクロプロセッサにおいて、シー
ケンス機能を司るシーケンス制御ユニットと、数値演算
機能を司る演算制御ユニットと、シーケンスの繰り返し
制御を高速化するために、１つの命令コードでシーケン
ス制御ユニットと演算制御ユニットとを同時に制御する
手段とを有することを特徴とする。

【００１０】上記マイクロプロセッサにおいて、上記命
令コードは、シーケンス制御ユニットと演算制御ユニッ
トの処理の流れを同時に記述するために、一定のビット
フィールド長で機能分割されており、シーケンス制御ユ
ニットと演算制御ユニットに対して同時に異なる制御内
容を指定する。

【００１１】

【作用】繰り返し制御により数値生成アルゴリズムが記
述でき、かつアキュムレータに生成された値をもとにす
ぐ次の処理内容を決定する必要がない特定用途向け処理
系の場合は、１つの命令サイクル中に、アキュムレータ
に作用する演算命令と、インデックスレジスタ（または
計数レジスタ）インクリメント命令と、条件判定ブラン
チ命令とを同時に実行することができれば、最も効率良
く動作する場合には、最低の１命令サイクルでこれを実
行することが可能である。

【００１２】本発明では、ここに着目して、ループ型処
理の高速化を図るものである。

【００１３】すなわち、本発明によるマイクロプロセッ
サでは、演算命令を実行する演算制御ユニットと、イン
デックスレジスタ（または計数レジスタ）インクリメン
ト命令と条件判定ブランチ命令とを実行するシーケンス
制御ユニットとを、それぞれ独立して動作できるように
分離し、１命令コード中に繰り返し制御と演算内容を同
時に定義することが可能な命令セットで駆動する。

【００１４】これによって特定の１演算を繰り返す処理
は、最も効率良く動作した場合、１命令サイクルでルー
プ演算処理１回分を完了することができ、処理全体の命
令サイクル数を減らすことができる。

【００１５】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１６】図１を参照すると、本発明の一実施例によ
るマイクロプロセッサは、命令コードを格納するメモリ
であるオペコードメモリＭ０と、このオペコードメモリ
Ｍ０から読み出された命令コードを特定のビット幅でシ
ーケンス制御系命令コードと演算制御系命令コードとに
分割するビットフィールド分離器Ｎ０と、シーケンス制
御系命令コードに基づいてシーケンスの制御を行うシー
ケンス制御ユニットＵ１と、演算制御系命令コードに基
づいて演算を行う演算制御ユニットＵ２とから構成され
ている。このように本発明では、制御ユニットが数値演
算機能を司る演算制御ユニットＵ２とシーケンス制御機
能を司るシーケンス制御ユニットＵ１とに分離されてい
る。これら制御ユニットを制御する手段である命令セッ
トは、１命令コード中に繰り返し制御と演算内容とが同
時に定義されている。

【００１７】すなわち、本発明の特徴的な点は、シーケ
ンス制御ユニットＵ１が基本的な分岐命令の制御機能と
計数レジスタの演算機能とを有し、演算制御ユニットＵ
２が主として数値レジスタ（アキュムレータ）の演算機
能を有し、図１に示すように分かれた構成をとっている
点である。

【００１８】本実施例におけるシーケンス制御ユニット
Ｕ１は、シーケンス制御系命令コードをデコードする第
１のオペコードデコーダＡ１と、ブランチ命令が発生し
たときに分岐条件の真偽を判定するブランチデコーダＢ
１と、次の命令コードのアドレスを示すプログラムカウ
ンタＣ１と、プログラムカウンタＣ１をインクリメント
または値の代入をして次の命令コードのアドレスを決定
する演算を行う第１の演算制御回路Ｄ１と、サブルーチ
ン制御を行なうためのスタックポインタＥ１と、スタッ
クポインタＥ１をインクリメントまたはデクリメントし
た次のスタックアドレスを決定する演算を行なう第２の
演算制御回路Ｆ１と、ループ回数などをカウントして条
件分岐の条件設定を行なう複数個の計数レジスタ（イン
デックスレジスタ）Ｇ１と、命令コードに応じた計数レ
ジスタのカウントの制御などを行なう計数レジスタ用の
第３の演算制御回路Ｈ１とで構成され、アルゴリズムに
応じてシーケンスの制御を行なっている。

【００１９】なお、計数レジスタＧ１は複数個存在する
ことで、多重ループ等の複数ループシーケンスの制御を
行なうことができる。

【００２０】本実施例における演算制御ユニットＵ２
は、演算制御系命令コード（数値用レジスタの演算を制
御するオペコード）をデコードする第２のオペコードデ
コーダＡ２と、オペコードに含まれる情報と所定のアキ
ュムレータの内容のイミディエイトな演算を行なう第１
および第２の高精度演算器Ｃ２ＡおよびＣ２Ｂと、指定
の演算内容を選択するブランチセレクタＢ２と、演算結
果の蓄積または次の演算のための被演算値を出力する複
数個の数値用レジスタ（アキュムレータ）Ｄ２と、被演
算値となる値を格納した数値用レジスタを選択するセレ
クタＳ２とから構成されている。

【００２１】なお本実施例においては、桁数の多い数値
用レジスタの演算をより速く行なうために、あらかじめ
複数個の演算器、すなわち、第１および第２の高精度演
算器Ｃ２ＡおよびＣ２Ｂを用意している。

【００２２】第１および第２の高精度演算器Ｃ２ＡとＣ
２Ｂは、例えば、第１の高精度演算器Ｃ２Ａが加算で、
第２の高精度演算器Ｃ２Ｂが乗算というように演算内容
が異なる演算器であり、セレクタＳ２が選択した被演算
値とオペコードの一部の論理的な演算値を常に出力する
ことで、イミディエイトな演算については更に高速化で
きる。

【００２３】即ち、桁数の多い数値用レジスタの演算に
時間がかかると、演算制御ユニットＵ２のみ１命令サイ
クルの実行時間が長くなった事でシーケンス制御ユニッ
トＵ１を一時停止し、時間合わせを行なわねばならず、
本発明による高速化の効果が現れにくくなる。

【００２４】これに対応するため、本実施例では、シー
ケンス制御ユニットＵ１によるシーケンス制御が終了し
た時点で既にブランチセレクタＢ２に入力された状態と
することで、条件分岐発生時にもブランチセレクタＢ２
が既に得られている演算結果を選択する時間のみに抑
え、速やかに次のシーケンスに移行できるようにするこ
とで、１命令サイクルで終了するため、更に演算速度を
改善できる回路を使用したものである。

【００２５】なお、プログラムカウンタＣ１、スタック
ポインタＥ１、計数レジスタＧ１、数値用レジスタＤ２
の内部は、Ｄ型フリップフロップ回路を必要なビット数
だけ並べたものであり、命令サイクル周波数と同じ周波
数のクロックで駆動されている。

【００２６】データ入出力機構Ｕ３は、生成した値をマ
イクロプロセッサの外部に出力する回路であり、オペコ
ードにしたがってセレクタＳ２が選択した数値用レジス
タＤ２のデータを受け取る。尚、データ入出力機構Ｕ３
は、マイクロプロセッサの基本的な演算処理回路とは無
関係だが、本実施例における外部へデータを出力する部
位を明確にするために図示した。本実施例では、この受
け渡し作業で、外部要因により無駄な命令サイクルを生
じないように、データ入出力機構Ｕ３を多段ラッチ回路
で構成している。

【００２７】次に、図１に示すマイクロプロセッサの動
作について説明する。全てのケースについて動作を説明
すると非常に多くの動作例を必要とすることから、代表
的な最も複雑なケースについて述べる。

【００２８】最初に、シーケンスを制御するための計数
レジスタＧ１を基準とする「インクリメント付きブラン
チサブルーチンノンゼロ命令」と、分岐条件が成立しな
かった場合にアキュムレータＤ２の「イミディエイト加
算命令」とを行なう、命令の処理について述べる。

【００２９】従来のマイクロプロセッサでも、最も複雑
な命令セットのひとつであるインクリメント付きブラン
チサブルーチンノンゼロ命令は、基準となる計数レジス
タＧ１の値が分岐条件であるゼロ以外の値を示した場合
にサブルーチンを実行する分岐命令に、アドレッシング
モードのレジスタインクリメントオプションが付いたも
のであり、シーケンス制御ユニットＵ１の内部の最も多
くのパスを同時に動作させる事ができるため、本実施例
に適したものである。

【００３０】まず、ビット幅ｍビットのオペコードのう
ち、インクリメント付きブランチサブルーチンノンゼロ
命令がオペコードのｑビット、イミディエイト加算命令
がオペコードの（ｍ−ｑ）ビットを占有しており、ビッ
トフィードをビットフィード分離器Ｎ０によって分離す
ることで、シーケンス制御ユニットＵ１および演算制御
ユニットＵ２にオペコードを供給する。

【００３１】シーケンス制御ユニットＵ１内部では、第
１のオペコードデコーダＡ１により解読された命令コー
ドに従って、ブランチデコーダＢ１と第１乃至第３の演
算制御回路Ｄ１，Ｆ１およびＨ１は所定の動作を行な
う。

【００３２】ブランチ条件に関係ない処理である第３の
演算制御回路Ｈ１は、オペコードデコーダＡ１の命令を
受けると、常にインクリメントを選択する。一方、ブラ
ンチデコーダＢ１は計数レジスタＧ１の出力がゼロであ
るかどうかを判定する。ブランチデコーダＢ１は、計数
レジスタＧ１の出力がゼロならば“偽”のステータス
を、ゼロ以外なら“真”のステータスを第１の演算制御
回路Ｄ１に出力する。第１の演算制御回路Ｄ１はこのス
テータスが“偽”ならば、プログラムカウンタＣ１の内
容｛Ｃ１｝を１だけインクリメントした値｛Ｃ１＋１｝
をプログラムカウンタＣ１に出力し、このステータスが
“真”ならば、第１のオペコードデコーダＡ１より飛び
先アドレスを得てこれを出力する。プログラムカウンタ
Ｃ１がクロックを受けて第１の演算制御回路Ｄ１の出力
を次のサイクルのプログラムアドレスとして保持し、出
力する。これにより、サブルーチンブランチが成立す
る。

【００３３】同じく、第２の演算制御回路Ｆ１もブラン
チデコーダＢ１からの真偽のステータスにより、スタッ
クポインタＥ１にその内容｛Ｅ１｝（ノーオペレーショ
ン値）を出力するか、その内容｛Ｅ１｝を１だけデクリ
メントした値｛Ｅ１−１｝を出力するかを選択し、スタ
ックポインタＥ１の移動を行なう。

【００３４】これと並行して、演算制御ユニットＵ２で
は、セレクタＳ２が第２のオペコードデコーダＡ２のデ
コードした基準となるアキュムレータ（数値用レジス
タ）Ｄ２を選択し、ブランチセレクタＢ２が第２のオペ
コードデコーダＡ２が出力する選択条件とブランチデコ
ーダＢ１の出力とを合わせて条件判定をして、第１の高
精度演算器Ｃ２Ａまたは第２の高精度演算器Ｃ２Ｂの演
算結果を選択する。

【００３５】数値用レジスタＤ２がクロックを受けて、
ブランチセレクタＢ２からの演算結果を格納すること
で、１命令サイクルが終了し、次の命令サイクルが始ま
る。

【００３６】従来方式のマイクロプロセッサとの比較説
明のため、本実施例のマイクロプロセッサを使用して数
値を発生する場合について、図２に示すようなアルゴリ
ズムを定義する。このアルゴリズムは、与えられた数値
Ｘ１に対して、ループ処理で２を加算する作業を４回連
続して行なう内側のループと、２４８を加算する作業を
４回連続して行なう外側のループとを持つ。

【００３７】即ち、Ｘ１＝０としてこのアルゴリズムを
解くと、０，２，４，６，２５６，２５８，２６０，２
６２，５１２，５１４，５１６，５１８，７６８，７７
０，７７２，７７４の１６個の数値を発生する。

【００３８】図３に、以下の説明の為に仮想的に用意さ
れた、代表的な従来方式のマイクロプロセッサのレジス
タと命令セットの構成を示す。従来方式のマイクロプロ
セッサでは、１命令コードで計数レジスタの処理または
アキュムレータの処理のどちらかを行なう命令セットを
持つ。図３に示すマイクロプロセッサは、２つの計数レ
ジスタ（インデックスレジスタ）Ｉ１１およびＩ１２
と、１つのアキュムレータＡ１１と、５個の命令セット
Ｐ１１〜Ｐ１５とを有し、これらは図２をアルゴリズム
を解くために必要かつ十分な機能である。

【００３９】図４に、本発明方式を採用したマイクロプ
ロセッサを示し、図３と同様に、図２をアルゴリズムを
解くために必要かつ十分な機能をもつ。このマイクロプ
ロセッサも、図３と同様に、２つの計数レジスタ（イン
デックスレジスタ）Ｉ２１およびＩ２２と、１つのアキ
ュムレータＡ２１と、５個の命令セットＰ２１〜Ｐ２５
とを有する。図４の命令セットでは、命令コードフォー
マットのビットフィールドが割れており、アキュムレー
タに関わる処理である演算処理１つと、インデックスレ
ジスタ（計数レジスタ）に関わる処理である条件判定処
理が同時に定義されている。

【００４０】図３および図４において、使用する構成要
素であるレジスタの回路規模および入出力性能は同じ物
とする。即ち、１命令サイクルに要する１レジスタ当た
りの処理時間はほぼ同じであるとする。

【００４１】図５は図３に示す従来方式のマイクロプロ
セッサで、図２のアルゴリズムを処理する場合の処理手
順を示したものである。図６は図４に示す本発明方式を
適用したマイクロプロセッサで、図２のアルゴリズムを
処理する場合の処理手順を示したものである。図５およ
び図６共に、１つの処理手順はプログラムの１ステップ
に対応しており、１つの処理手順を実行するために、１
命令サイクルの時間を要する。

【００４２】図７は、図３に示す従来方式のマイクロプ
ロセッサを用いて図５に示す処理手順で処理した場合に
生ずる時系列的な処理の流れと、命令サイクルを示した
ものである。図８は、図４に示す本発明方式のマイクロ
プロセッサを用いて図６に示す処理手順で処理した場合
に生ずる時系列的な処理の流れと、命令サイクルを示し
たものである。図７では６７命令サイクル、図８では４
６命令サイクルの時間がかかっており、本発明の方が従
来方式より処理時間の短縮が可能となっている。

【００４３】一般に、実際の装置に組み込む場合は、計
数器として使われるインデックスレジスタＩ１１，Ｉ１
２，Ｉ２１，Ｉ２２に関する演算よりも、アキュムレー
タＡ１１やＡ２１の方が多桁の演算を必要とする可能性
が高い。このため、図３に示すオペコードデコーダ及び
制御回路Ｕ１１の場合、ステップＬ１３（図５）のアキ
ュムレータＡ１１（図３）の演算に時間がかかると、ス
テップＬ１４（図５）のオペコードをフェッチすること
ができずに無駄時間を生ずる。これに対して、図４に示
すシーケンス系オペコードデコーダ及び制御回路Ｕ２１
および演算系オペコードデコーダ及び制御回路Ｕ２２の
場合、ステップＬ２２（図６）で演算系オペコードデコ
ーダ及び制御回路Ｕ２２のアキュムレータＡ２１（図
４）に対する演算が遅れても、次にアキュムレータＡ２
１（図４）を用いる演算が定義されているステップＬ２
２またはＬ２５（図６）を実行するまでは続けて動作さ
せることができるため、時間を有効に活用することがで
きる。したがって、従来方式と本発明方式との処理時間
の差は開く傾向にある。

【００４４】同様に、図８に示す命令サイクル数は、図
１に示すアーキアテクチャを採用することで、更に命令
サイクル数を短縮できる。

【００４５】なお、本発明方式を適用したマイクロプロ
セッサは、このような種類の繰り返し演算が処理の大半
を占めるアルゴリズムを解く場合のみ有効であり、図２
の処理は本発明に適性の高い例であることをここに補足
しておく。繰り返しの演算のない処理では、図３および
図４に示すマイクロプロッサの処理時間は変わらない。
また、図４に示すマイクロプロッサの方が図３のそれよ
り長い処理時間を要することはない。

【００４６】尚、本発明を実施例によって説明してきた
が、本発明は実施例に限定せず、本発明の趣旨を逸脱し
ない範囲内で種々の変更／変形が可能であるのは勿論で
ある。

【００４７】

【発明の効果】以上説明したように、本発明によるマイ
クロプロセッサは、従来では命令コードによって使い分
けられていたアキュムレータに作用する演算命令を実行
する演算制御ユニットと、インデックスレジスタ（また
は計数レジスタ）インクリメント命令及び条件判定ブラ
ンチ命令に関するシーケンス制御ユニットとを、それぞ
れ同時に動作できるように分離し、１命令コード中に繰
り返し制御と演算内容を同時に定義することが可能な命
令セットを用いることで、アルゴリズムに基づく繰り返
し演算によって順次数値列を生成するような処理系に対
して、クロック周波数を上げることなく、高速で、かつ
コンパクトなマイクロプロセッサを提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるマイクロプロセッサを
示すブロック図である。

【図２】従来方式のマイクロプロセッサとの比較説明の
ため、図１に示すマイクロプロセッサを使用して数値を
発生する場合のアルゴリズム例を示すフローチャートで
ある。

【図３】図２に示すアルゴリズムを解くために仮想的に
用意された、代表的な従来方式のマイクロプロセッサの
レジスタと命令セットの構成を示す図である。

【図４】図２をアルゴリズムを解くために、本発明方式
を採用したマイクロプロセッサを示す図である。

【図５】図３に示す従来方式のマイクロプロセッサで、
図２のアルゴリズムを処理する場合の処理手順を示した
図である。

【図６】図４に示す本発明方式を適用したマイクロプロ
セッサで、図２のアルゴリズムを処理する場合の処理手
順を示した図である。

【図７】図３に示すマイクロプロセッサを用いて図５に
示す処理手順で処理した場合に生ずる時系列的な処理の
流れと、命令サイクルを示した図である

【図８】図４に示すマイクロプロセッサを用いて図６に
示す処理手順で処理した場合に生ずる時系列的な処理の
流れと、命令サイクルを示した図である。

【符号の説明】

Ａ１，Ａ２ オペコードデコーダ Ｂ１ ブランチデコーダ Ｂ２ ブランチセレクタ Ｃ１ プログラムカウンタ Ｃ２Ａ，Ｃ２Ｂ 高精度演算器 Ｄ１ 演算制御回路 Ｄ２ 数値用レジスタ（アキュムレータ） Ｅ１ スタックポインタ Ｆ１ 演算制御回路 Ｇ１ 計数レジスタ（インデックスレジスタ） Ｈ１ 演算制御回路 Ｍ０ オペコードメモリ Ｎ０ ビットフィールド分離器 Ｓ２ セレクタ Ｕ１ シーケンス制御ユニット Ｕ２ 演算制御ユニット Ｕ３ データ入出力機構

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の命令コードから成るプログラムに
   よって記述されたアルゴリズムに基づいて数値またはビ
   ットパタンを生成するマイクロプロセッサにおいて、 シーケンス機能を司るシーケンス制御ユニット（Ｕ１）
   と、 数値演算機能を司る演算制御ユニット（Ｕ２）と、 シーケンスの繰り返し制御を高速化するために、１つの
   命令コードで前記シーケンス制御ユニットと前記演算制
   御ユニットとを同時に制御する手段とを有することを特
   徴とするマイクロプロセッサ。
2. 【請求項２】 前記命令コードは、前記シーケンス制御
   ユニットと前記演算制御ユニットの処理の流れを同時に
   記述するために、一定のビットフィールド長で機能分割
   されており、前記シーケンス制御ユニットと前記演算制
   御ユニットに対して同時に異なる制御内容を指定するこ
   と特徴とする請求項１記載のマイクロプロセッサ。
3. 【請求項３】 命令コードを格納するオペコードメモリ
   （Ｍ０）と、 該オペコードメモリから読み出された命令コードを特定
   のビット幅でシーケンス制御系命令コードと演算制御系
   命令コードとに分割するビットフィールド分離器（Ｎ
   ０）と、 前記シーケンス制御系命令コードに基づいてシーケンス
   の制御を行なうシーケンス制御ユニット（Ｕ１）と、 前記演算制御系命令コードに基づいて演算を行なう演算
   制御ユニット（Ｕ２）とを具備することを特徴とするマ
   イクロプロセッサ。