JP2000200196A - 拡張命令語を有する中央処理装置 - Google Patents
拡張命令語を有する中央処理装置Info
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- 230000015654 memory Effects 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims description 21
- 230000000295 complement effect Effects 0.000 claims description 20
- 230000006870 function Effects 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 14
- 230000003139 buffering effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000545 stagnation point adsorption reflectometry Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- G—PHYSICS
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- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
Abstract
(57)【要約】
【課題】メモリアドレス、オフセット、即値が可変な固
定長命令語。 【解決手段】PC（Program Counter）、SP（User／Super
visor Stack Pointer）、LR（Link Register）、MCUの
乗算及除算の演算結果を臨時的に貯蔵するML/MH（Multi
ply Result Low／High Register）、アドレス発生部、
演算処理部及び命令語レジスタを有する。拡張レジスタ
をさらに含み、拡張レジスタに拡張データを記憶する動
作を表すＯＰコードと即値オペランドフィールドとから
構成された命令語をデコーダ／コントロール部で解析
し、即値オペランドフィールドを記憶させる動作を遂行
する。ＯＰコードとＯＰコードが必要とするオペランド
フィールドの一部分とから構成される基本命令語の一部
分オペランドフィールドと、拡張データとを連結して完
全なオペランドを有する命令語を構成し、解析、実行す
る。
定長命令語。 【解決手段】PC（Program Counter）、SP（User／Super
visor Stack Pointer）、LR（Link Register）、MCUの
乗算及除算の演算結果を臨時的に貯蔵するML/MH（Multi
ply Result Low／High Register）、アドレス発生部、
演算処理部及び命令語レジスタを有する。拡張レジスタ
をさらに含み、拡張レジスタに拡張データを記憶する動
作を表すＯＰコードと即値オペランドフィールドとから
構成された命令語をデコーダ／コントロール部で解析
し、即値オペランドフィールドを記憶させる動作を遂行
する。ＯＰコードとＯＰコードが必要とするオペランド
フィールドの一部分とから構成される基本命令語の一部
分オペランドフィールドと、拡張データとを連結して完
全なオペランドを有する命令語を構成し、解析、実行す
る。
Description
【０００１】
【発明の属する技術分野】本発明はメモリアドレス、オ
フセット、及び即値データ（immediate data）を可変す
る固定長命令語を有する中央処理装置に関するものであ
る。
フセット、及び即値データ（immediate data）を可変す
る固定長命令語を有する中央処理装置に関するものであ
る。
【０００２】
【従来の技術】従来技術による中央処理装置は、図１０
に示すように、使用者が容易に接近することができる領
域にアーキテクチャに合わせて構成されたＧＰＲ（Gene
ral Purpose Register）及び特殊な目的で使用されるＳ
ＰＲ（Special Purpose Register）から構成されたレジ
スタファイル７と、メモリからフェッチされた命令語を
ラッチする命令語レジスタ４と、前記命令語レジスタ４
にラッチされた命令語をＯＰコードとオペランドでデコ
ーディングして命令語に従って所定の制御信号を出力す
るデコーダ／コントロール部５と、前記デコーダ／コン
トロール部５でデコーディングされた命令語の演算を処
理する演算処理部６と、メモリにデータを書込む時やメ
モリからデータを読み出す時にラッチしてバッファリン
グするメモリデータレジスタ（ＭＤＲ）1と、プログラ
ムカウンタで計算されたアドレスをラッチして出力する
メモリアドレスレジスタ（ＭＡＲ）２と、外部から入力
されるコントロールシグナルをバッファリングするコン
トロールシグナルレジスタ（ＵＳＲ）３とからなってい
る。
に示すように、使用者が容易に接近することができる領
域にアーキテクチャに合わせて構成されたＧＰＲ（Gene
ral Purpose Register）及び特殊な目的で使用されるＳ
ＰＲ（Special Purpose Register）から構成されたレジ
スタファイル７と、メモリからフェッチされた命令語を
ラッチする命令語レジスタ４と、前記命令語レジスタ４
にラッチされた命令語をＯＰコードとオペランドでデコ
ーディングして命令語に従って所定の制御信号を出力す
るデコーダ／コントロール部５と、前記デコーダ／コン
トロール部５でデコーディングされた命令語の演算を処
理する演算処理部６と、メモリにデータを書込む時やメ
モリからデータを読み出す時にラッチしてバッファリン
グするメモリデータレジスタ（ＭＤＲ）1と、プログラ
ムカウンタで計算されたアドレスをラッチして出力する
メモリアドレスレジスタ（ＭＡＲ）２と、外部から入力
されるコントロールシグナルをバッファリングするコン
トロールシグナルレジスタ（ＵＳＲ）３とからなってい
る。
【０００３】上記のような構成を有する中央処理装置の
命令語は機械語（machine language）とも称するが、2
進数ビットの羅列で表現されて作用を表すＯＰコードと
その作用を受ける客体であるオペランドとから構成され
る。ＡＤＤ命令語としてＯＰコードとオペランドの例を
挙げる。‘Ａ＝Ｂ＋Ｃ’は‘Ｂ’と‘Ｃ’を合わせて
‘Ａ’に貯蔵するようにとの意味で、ここで‘＋’は作
用を表すＯＰコードで、‘Ａ’、‘Ｂ’、そして‘Ｃ’
は作用を受ける客体であるのでオペランドになる。この
表現式を例えば機械語として表現すると‘０００１ ０
０００ ０００１ ００１０’と示すことができるが、順
に‘０００１’はＯＰコード、即ち‘＋’を記号化した
もので、‘００００’、‘０００１’、そして‘００１
０’はそれぞれ、オペランドであるＡ、Ｂ、そしてＣを
記号化したものである。かかる２進数の表現は長くて読
み難いため、より簡単な１６進数に表現することもあ
る。そこで、上記のような例の１６進数表現は‘０×１
０１２’になる。機械語においてオペランドはレジス
タ、メモリアドレス、オフセット、そして即値データ等
がある。
命令語は機械語（machine language）とも称するが、2
進数ビットの羅列で表現されて作用を表すＯＰコードと
その作用を受ける客体であるオペランドとから構成され
る。ＡＤＤ命令語としてＯＰコードとオペランドの例を
挙げる。‘Ａ＝Ｂ＋Ｃ’は‘Ｂ’と‘Ｃ’を合わせて
‘Ａ’に貯蔵するようにとの意味で、ここで‘＋’は作
用を表すＯＰコードで、‘Ａ’、‘Ｂ’、そして‘Ｃ’
は作用を受ける客体であるのでオペランドになる。この
表現式を例えば機械語として表現すると‘０００１ ０
０００ ０００１ ００１０’と示すことができるが、順
に‘０００１’はＯＰコード、即ち‘＋’を記号化した
もので、‘００００’、‘０００１’、そして‘００１
０’はそれぞれ、オペランドであるＡ、Ｂ、そしてＣを
記号化したものである。かかる２進数の表現は長くて読
み難いため、より簡単な１６進数に表現することもあ
る。そこで、上記のような例の１６進数表現は‘０×１
０１２’になる。機械語においてオペランドはレジス
タ、メモリアドレス、オフセット、そして即値データ等
がある。
【０００４】レジスタはその数が限られており３２個以
下である場合が多い。例えばレジスタの数が１６個とす
れば４ビットのオペランドでこれを表現することができ
る（２＊＊４＝１６）。メモリアドレスである場合３２
ビットの中央処理装置は４Ｇバイトのメモリを使用する
ことができるが、これを表現するためには３２ビットの
アドレスが必要となる。従って、これを定義するオペラ
ンドの長さが長くなる。そして、オフセットと即値デー
タの場合もメモリの場合と類似してオペランドの長さが
長くなる。オペランドの長さが長くなると機械語の長さ
が長くなり、機械語の長さが長くなるとプログラムの大
きさが増加することとなり、効率が悪くなる。
下である場合が多い。例えばレジスタの数が１６個とす
れば４ビットのオペランドでこれを表現することができ
る（２＊＊４＝１６）。メモリアドレスである場合３２
ビットの中央処理装置は４Ｇバイトのメモリを使用する
ことができるが、これを表現するためには３２ビットの
アドレスが必要となる。従って、これを定義するオペラ
ンドの長さが長くなる。そして、オフセットと即値デー
タの場合もメモリの場合と類似してオペランドの長さが
長くなる。オペランドの長さが長くなると機械語の長さ
が長くなり、機械語の長さが長くなるとプログラムの大
きさが増加することとなり、効率が悪くなる。
【０００５】このような理由でそれぞれの中央処理装置
はオペランドを効率良く表現する技法を有するようにな
る。ＩＢＭ−ＰＣで使用する８０３８６は多様なバイト
長の命令語を有する。例えば、８０３８６の‘ＭＯＶ
Ｅ’命令の機械語はオペランドの長さに基づいて次のよ
うに定義される。
はオペランドを効率良く表現する技法を有するようにな
る。ＩＢＭ−ＰＣで使用する８０３８６は多様なバイト
長の命令語を有する。例えば、８０３８６の‘ＭＯＶ
Ｅ’命令の機械語はオペランドの長さに基づいて次のよ
うに定義される。
【０００６】 ＭＯＶ ＡＬ、 １２ → Ｂ０１２ ＭＯＶ ＡＸ、 １２３４ → Ｂ８ ３４ １２ ＭＯＶ ＥＡＸ、１２３４５６７８ → ６６Ｂ８ ７８ ５６ ３４ １２ また、ＭＣ６８００も８０３８６と類似して多様な１６
ビット長の命令語（Multi １６bit length instructio
n）を有する。
ビット長の命令語（Multi １６bit length instructio
n）を有する。
【０００７】このように可変長命令語は、如何なる長さ
のオペランドも表すことができるという長所を有してい
るが、機械語の長さが変化するので命令語のデコーダ処
理、例外処理等が難しくなるという短所を有するように
なる。かかる可変長命令語を有する中央処理装置を、Ｃ
ＩＳＣ（Complex Instruction Set Computer）と称す
る。
のオペランドも表すことができるという長所を有してい
るが、機械語の長さが変化するので命令語のデコーダ処
理、例外処理等が難しくなるという短所を有するように
なる。かかる可変長命令語を有する中央処理装置を、Ｃ
ＩＳＣ（Complex Instruction Set Computer）と称す
る。
【０００８】一方、ＲＩＳＣ（Reduced Instruction Se
t Computer）においては、機械語の長さが固定されてい
る。この例として、ＭＩＰＳ−Ｒ３０００、ＳＰＡＲ
Ｃ、ＡＲＭ−７等は３２ビットの固定長命令語を有し、
Ｈｉｔａｃｈｉの ＳＨ−３は１６ビットの固定長命令
語を有する。かかる固定長命令語は全て長さが一定なの
で、命令語デコード、例外処理等が容易である。従っ
て、パイプラインを適用しやすく、簡単なハードウェア
で高性能の中央処理装置を実現することができるが、一
方で命令語の長さが固定されてオペランドの長さに制約
がある。
t Computer）においては、機械語の長さが固定されてい
る。この例として、ＭＩＰＳ−Ｒ３０００、ＳＰＡＲ
Ｃ、ＡＲＭ−７等は３２ビットの固定長命令語を有し、
Ｈｉｔａｃｈｉの ＳＨ−３は１６ビットの固定長命令
語を有する。かかる固定長命令語は全て長さが一定なの
で、命令語デコード、例外処理等が容易である。従っ
て、パイプラインを適用しやすく、簡単なハードウェア
で高性能の中央処理装置を実現することができるが、一
方で命令語の長さが固定されてオペランドの長さに制約
がある。
【０００９】例えば、ＭＩＰＳ−Ｒ３０００においては
３２ビット容量のメモリを有するが、機械語で表現する
ことができるオフセットは１６ビットである。また、３
２ビットの中央処理装置であるが即値の長さも１６ビッ
トに限定される。このため、プログラムの作成が難し
く、従って性能を低下させる要因となっている。また、
‘ＭＯＶＥ’の命令はレジスタの内容を他のレジスタへ
複写するという内容であるが、ＭＩＰＳ−Ｒ３０００は
３２個のレジスタを有するので、レジスタオペランドは
５ビットの長さとなり、‘ＭＯＶＥ’を表すＯＰコード
を６ビットに定義すると１６ビット長さ命令語に定義す
ることができる。しかし、固定長命令語を使用するため
には、このように１６ビットで表現可能な命令語を３２
ビットに表現している。従って、３２ビット固定長命令
語はオペランドの長さが制限される短所を有し、また不
必要に長い命令語を有するようになる短所がある。
３２ビット容量のメモリを有するが、機械語で表現する
ことができるオフセットは１６ビットである。また、３
２ビットの中央処理装置であるが即値の長さも１６ビッ
トに限定される。このため、プログラムの作成が難し
く、従って性能を低下させる要因となっている。また、
‘ＭＯＶＥ’の命令はレジスタの内容を他のレジスタへ
複写するという内容であるが、ＭＩＰＳ−Ｒ３０００は
３２個のレジスタを有するので、レジスタオペランドは
５ビットの長さとなり、‘ＭＯＶＥ’を表すＯＰコード
を６ビットに定義すると１６ビット長さ命令語に定義す
ることができる。しかし、固定長命令語を使用するため
には、このように１６ビットで表現可能な命令語を３２
ビットに表現している。従って、３２ビット固定長命令
語はオペランドの長さが制限される短所を有し、また不
必要に長い命令語を有するようになる短所がある。
【００１０】他の例としてＴＲ−４１０１を説明する。
ＴＲ−４１０１は１６ビット固定長命令語を有し、この
ような固定長命令語とオペランドを一部拡張する機能を
有する。例えば、メモリからデータを読んでくる‘ＬＯ
ＡＤ’の命令語は、‘ＬＯＡＤ’を表すＯＰコードと、
読んできて貯蔵されるレジスタを表す目的レジスタと、
オペランドとメモリの位置を表すインデックスレジスタ
と、オペランドとインデックスからのオフセットを示す
オフセットオペランドとから構成される。これらＯＰコ
ードと多様なオペランドとを１６ビット長さの命令語で
表現するために、ＴＲ−４１０１ではオフセットを５ビ
ットに制限した。しかし、５ビットのオフセットではメ
モリの位置を指定するには十分でない。そこで、ＴＲ−
４１０１では‘ＥＸＴＥＮＤ’の命令語を使用する。
ＴＲ−４１０１は１６ビット固定長命令語を有し、この
ような固定長命令語とオペランドを一部拡張する機能を
有する。例えば、メモリからデータを読んでくる‘ＬＯ
ＡＤ’の命令語は、‘ＬＯＡＤ’を表すＯＰコードと、
読んできて貯蔵されるレジスタを表す目的レジスタと、
オペランドとメモリの位置を表すインデックスレジスタ
と、オペランドとインデックスからのオフセットを示す
オフセットオペランドとから構成される。これらＯＰコ
ードと多様なオペランドとを１６ビット長さの命令語で
表現するために、ＴＲ−４１０１ではオフセットを５ビ
ットに制限した。しかし、５ビットのオフセットではメ
モリの位置を指定するには十分でない。そこで、ＴＲ−
４１０１では‘ＥＸＴＥＮＤ’の命令語を使用する。
【００１１】前記‘ＥＸＴＥＮＤ’の命令語は５ビット
のＯＰコードと１１ビットの即値オペランドとから構成
される。ここで、１１ビットの即値オペランドは‘ＥＸ
ＴＥＮＤ’の命令語の後に位置する命令語に応じて相異
に解析される。例えば、‘ＥＸＴＥＮＤ’の命令語の後
に‘ＬＯＡＤ’が示されると‘ＥＸＴＥＮＤ’の命令語
の１１ビット即値オペランドと‘ＬＯＡＤ’の命令語の
５ビットオフセットが連係されて１６ビットオフセット
を表す。
のＯＰコードと１１ビットの即値オペランドとから構成
される。ここで、１１ビットの即値オペランドは‘ＥＸ
ＴＥＮＤ’の命令語の後に位置する命令語に応じて相異
に解析される。例えば、‘ＥＸＴＥＮＤ’の命令語の後
に‘ＬＯＡＤ’が示されると‘ＥＸＴＥＮＤ’の命令語
の１１ビット即値オペランドと‘ＬＯＡＤ’の命令語の
５ビットオフセットが連係されて１６ビットオフセット
を表す。
【００１２】
【発明が解決しようとする課題】かかるＴＲ―４１０１
の命令語拡張技術はオフセットと即値を１６ビットに拡
張するに過ぎないので、従来のＲＩＳＣ中央処理装置が
有していたオペランド長さの制約は解決されていない。
また、オペランド拡張が可能な命令語は先行する‘ＥＸ
ＴＥＮＤ’の命令語の有無によってオペランドの指定が
変わるようになる。従って、‘ＥＸＴＥＮＤ’の命令語
が連係される命令語は1つの命令語として取り扱われ
る。即ち、‘ＥＸＴＥＮＤ’の命令語の後には例外処理
が遂行されることができないという短所を有し、周辺装
置の応答要求を実時間で処理できないという問題点があ
る。
の命令語拡張技術はオフセットと即値を１６ビットに拡
張するに過ぎないので、従来のＲＩＳＣ中央処理装置が
有していたオペランド長さの制約は解決されていない。
また、オペランド拡張が可能な命令語は先行する‘ＥＸ
ＴＥＮＤ’の命令語の有無によってオペランドの指定が
変わるようになる。従って、‘ＥＸＴＥＮＤ’の命令語
が連係される命令語は1つの命令語として取り扱われ
る。即ち、‘ＥＸＴＥＮＤ’の命令語の後には例外処理
が遂行されることができないという短所を有し、周辺装
置の応答要求を実時間で処理できないという問題点があ
る。
【００１３】従って、本発明は上記のような諸般問題点
を解消するために案出されたもので、本発明の目的は、
命令語のオペランドの長さに制約を受けることがないこ
とで全ての長さのメモリアドレス、オフセット及び即値
データを表現し、固定長命令語を使用して命令語デコー
ダ回路を簡単化すると共に例外処理が容易になりパイプ
ライン及びメモリ管理装置（Memory Management Unit：
ＭＭＵ）が簡単な拡張命令語を有する中央処理装置を提
供することにある。
を解消するために案出されたもので、本発明の目的は、
命令語のオペランドの長さに制約を受けることがないこ
とで全ての長さのメモリアドレス、オフセット及び即値
データを表現し、固定長命令語を使用して命令語デコー
ダ回路を簡単化すると共に例外処理が容易になりパイプ
ライン及びメモリ管理装置（Memory Management Unit：
ＭＭＵ）が簡単な拡張命令語を有する中央処理装置を提
供することにある。
【００１４】また、本発明の他の目的は、拡張命令語の
後に例外状況が発生するとしても即値例外処理プロシー
ジャーを遂行した後、処理が中断された拡張命令語の次
のルーチンに復帰することができる拡張命令語を有する
中央処理装置を提供することにある。
後に例外状況が発生するとしても即値例外処理プロシー
ジャーを遂行した後、処理が中断された拡張命令語の次
のルーチンに復帰することができる拡張命令語を有する
中央処理装置を提供することにある。
【００１５】
【課題を解決するための手段】即ち、本発明はＣＩＳＣ
とＲＩＳＣの長所を取り、すべての長さのメモリアドレ
ス、オフセット及び即値データを表現することができる
固定長命令語を有する中央処理装置から構成される拡張
命令語セットコンピュータ（Extendable Instruction S
et Computer：ＥＩＳＣ）に関するものである。
とＲＩＳＣの長所を取り、すべての長さのメモリアドレ
ス、オフセット及び即値データを表現することができる
固定長命令語を有する中央処理装置から構成される拡張
命令語セットコンピュータ（Extendable Instruction S
et Computer：ＥＩＳＣ）に関するものである。
【００１６】本願第１発明は、接近速度の速い小規模記
憶装置であるレジスタの集合であるレジスタファイル
と、レジスタファイルと接続されて情報を送受信する通
路である内部バスと、内部バスに連結されており外部バ
スを連結する外部バスバッファと、内部バスに連結され
ており演算機能を遂行する機能ブロックと、内部バスに
連結されており遂行中の命令語を記憶する命令レジスタ
と、命令レジスタに連結されており命令語を解析してレ
ジスタファイルと内部バスと外部バスバッファと機能ブ
ロックと命令レジスタとに制御信号を発生するデコーダ
／コントロール部とから構成され、レジスタファイル
は、ユーザプログラムがアクセス可能で演算原始データ
や演算結果データを貯蔵し、かつ演算データを記憶して
いるメモリのアドレスを記憶する汎用レジスタと、ユー
ザプログラムがアクセス可能で中央処理装置の動作に必
要な情報を記憶する特殊レジスタと、ユーザプログラム
がアクセス不可能で中央処理装置の動作に必要な特殊な
機能や演算の中間過程を記憶する内部レジスタとから構
成されており、特殊レジスタの一種であり進行している
プログラムが貯蔵されているメモリアドレスを記憶する
プログラムカウンタを有し、プログラムカウンタが指定
するプログラムアドレスが内部バスに出力され、内部バ
スに出力されたプログラムアドレスが外部バスバッファ
を介してプログラムを記憶している外部メモリのアドレ
スに出力され、方法により指定された外部メモリから命
令語が読み出されて外部バスバッファを介して内部バス
に連結され、命令語が命令レジスタに貯蔵されてデコー
ダ／コントロール部で制御信号を発生し、命令レジスタ
に貯蔵されてデコーダ／コントロール部で解析される命
令語は、動作を指定するＯＰコードフィールドのみで構
成されるかまたは、ＯＰコードフィールドと動作の作用
を受けるオペランドフィールドとから構成され、ＯＰコ
ードフィールドとオペランドフィールドとは２進数ビッ
トから構成され、オペランドフィールドは命令語の種類
に応じ、メモリアドレスを表すアドレスオペランド、汎
用レジスタまたは特殊レジスタに記憶されたメモリアド
レスからのオフセットを表すオフセットオペランド及び
／または演算、メモリアドレスまたは制御に使用される
ための即値を表す即値オペランドを解析して実行する通
常の中央処理装置において、特殊レジスタの一種でユー
ザプログラムがアクセス可能な拡張レジスタをさらに含
み、拡張レジスタに拡張データを記憶する動作を表すＯ
Ｐコードと即値オペランドフィールドとから構成された
命令語を、デコーダ／コントロール部で解析して即値オ
ペランドフィールドを記憶させる動作を遂行し、ＯＰコ
ードとＯＰコードが必要とするオペランドフィールドの
一部分とから構成される基本命令語の一部分オペランド
フィールドは、拡張レジスタに記憶された拡張データと
連結されて完全なオペランドを有する命令語を構成し、
デコーダ／コントロール部で解析されて実行されること
を特徴とする拡張命令語を有する中央処理装置を提供す
る。
憶装置であるレジスタの集合であるレジスタファイル
と、レジスタファイルと接続されて情報を送受信する通
路である内部バスと、内部バスに連結されており外部バ
スを連結する外部バスバッファと、内部バスに連結され
ており演算機能を遂行する機能ブロックと、内部バスに
連結されており遂行中の命令語を記憶する命令レジスタ
と、命令レジスタに連結されており命令語を解析してレ
ジスタファイルと内部バスと外部バスバッファと機能ブ
ロックと命令レジスタとに制御信号を発生するデコーダ
／コントロール部とから構成され、レジスタファイル
は、ユーザプログラムがアクセス可能で演算原始データ
や演算結果データを貯蔵し、かつ演算データを記憶して
いるメモリのアドレスを記憶する汎用レジスタと、ユー
ザプログラムがアクセス可能で中央処理装置の動作に必
要な情報を記憶する特殊レジスタと、ユーザプログラム
がアクセス不可能で中央処理装置の動作に必要な特殊な
機能や演算の中間過程を記憶する内部レジスタとから構
成されており、特殊レジスタの一種であり進行している
プログラムが貯蔵されているメモリアドレスを記憶する
プログラムカウンタを有し、プログラムカウンタが指定
するプログラムアドレスが内部バスに出力され、内部バ
スに出力されたプログラムアドレスが外部バスバッファ
を介してプログラムを記憶している外部メモリのアドレ
スに出力され、方法により指定された外部メモリから命
令語が読み出されて外部バスバッファを介して内部バス
に連結され、命令語が命令レジスタに貯蔵されてデコー
ダ／コントロール部で制御信号を発生し、命令レジスタ
に貯蔵されてデコーダ／コントロール部で解析される命
令語は、動作を指定するＯＰコードフィールドのみで構
成されるかまたは、ＯＰコードフィールドと動作の作用
を受けるオペランドフィールドとから構成され、ＯＰコ
ードフィールドとオペランドフィールドとは２進数ビッ
トから構成され、オペランドフィールドは命令語の種類
に応じ、メモリアドレスを表すアドレスオペランド、汎
用レジスタまたは特殊レジスタに記憶されたメモリアド
レスからのオフセットを表すオフセットオペランド及び
／または演算、メモリアドレスまたは制御に使用される
ための即値を表す即値オペランドを解析して実行する通
常の中央処理装置において、特殊レジスタの一種でユー
ザプログラムがアクセス可能な拡張レジスタをさらに含
み、拡張レジスタに拡張データを記憶する動作を表すＯ
Ｐコードと即値オペランドフィールドとから構成された
命令語を、デコーダ／コントロール部で解析して即値オ
ペランドフィールドを記憶させる動作を遂行し、ＯＰコ
ードとＯＰコードが必要とするオペランドフィールドの
一部分とから構成される基本命令語の一部分オペランド
フィールドは、拡張レジスタに記憶された拡張データと
連結されて完全なオペランドを有する命令語を構成し、
デコーダ／コントロール部で解析されて実行されること
を特徴とする拡張命令語を有する中央処理装置を提供す
る。
【００１７】本願第２発明は、前記第１発明において、
拡張レジスタの長さは汎用レジスタの長さと同一である
か、または短いことを特徴とする拡張命令語を有する中
央処理装置を提供する。本願第３発明は、前記第２発明
において、拡張レジスタに拡張データを記憶する命令語
を遂行すると状態が変更され、かつユーザプログラムが
アクセス可能なビットから構成される拡張フラグをさら
に含むことを特徴とする拡張命令語を有する中央処理装
置を提供する。
拡張レジスタの長さは汎用レジスタの長さと同一である
か、または短いことを特徴とする拡張命令語を有する中
央処理装置を提供する。本願第３発明は、前記第２発明
において、拡張レジスタに拡張データを記憶する命令語
を遂行すると状態が変更され、かつユーザプログラムが
アクセス可能なビットから構成される拡張フラグをさら
に含むことを特徴とする拡張命令語を有する中央処理装
置を提供する。
【００１８】本願第４発明は、前記第３発明において、
拡張レジスタに記憶された拡張データを連結してオペラ
ンドフィールドを形成する基本命令語が遂行されると、
拡張フラグの状態を変更することを特徴とする拡張命令
語を有する中央処理装置を提供する。本願第５発明は、
前記第４発明において、拡張フラグの状態に応じ、基本
命令語が有する一部分オペランドを正の整数または２の
補数と見て拡張してオペランドを形成するか、拡張レジ
スタに記憶された拡張データと一部分オペランドとを連
結してオペランドを形成することを特徴とする拡張命令
語を有する中央処理装置を提供する。
拡張レジスタに記憶された拡張データを連結してオペラ
ンドフィールドを形成する基本命令語が遂行されると、
拡張フラグの状態を変更することを特徴とする拡張命令
語を有する中央処理装置を提供する。本願第５発明は、
前記第４発明において、拡張フラグの状態に応じ、基本
命令語が有する一部分オペランドを正の整数または２の
補数と見て拡張してオペランドを形成するか、拡張レジ
スタに記憶された拡張データと一部分オペランドとを連
結してオペランドを形成することを特徴とする拡張命令
語を有する中央処理装置を提供する。
【００１９】本願第６発明は、前記第２発明において、
拡張レジスタに記憶された拡張データを連結してオペラ
ンドフィールドを形成する基本命令語が遂行されると拡
張レジスタに一定のデータを記憶させることを特徴とす
る拡張命令語を有する中央処理装置を提供する。本願第
７発明は、前記第６発明において、拡張レジスタに記憶
された拡張データの値に基づいて、基本命令語が有する
一部分オペランドを正の整数または２の補数と見て拡張
してオペランドを形成するか、拡張レジスタに記憶され
た拡張データと一部分オペランドとを連結してオペラン
ドを形成することを特徴とする拡張命令語を有する中央
処理装置を提供する。
拡張レジスタに記憶された拡張データを連結してオペラ
ンドフィールドを形成する基本命令語が遂行されると拡
張レジスタに一定のデータを記憶させることを特徴とす
る拡張命令語を有する中央処理装置を提供する。本願第
７発明は、前記第６発明において、拡張レジスタに記憶
された拡張データの値に基づいて、基本命令語が有する
一部分オペランドを正の整数または２の補数と見て拡張
してオペランドを形成するか、拡張レジスタに記憶され
た拡張データと一部分オペランドとを連結してオペラン
ドを形成することを特徴とする拡張命令語を有する中央
処理装置を提供する。
【００２０】本願第８発明は、前記第４発明において、
拡張レジスタに拡張データを記憶する命令語の即値オペ
ランドフィールドの長さが拡張レジスタの長さより小さ
く、拡張レジスタに拡張データを記憶する命令語は、拡
張フラグの状態に応じ、即値オペランドを正の整数また
は２の補数と見て拡張レジスタの長さだけ拡張して拡張
レジスタに貯蔵するか、拡張レジスタに記憶された拡張
データを即値オペランドの長さだけ左側に移動させて即
値オペランドを連結して拡張データを形成し、拡張レジ
スタに貯蔵する機能を有することを特徴とする拡張命令
語を有する中央処理装置を提供する。
拡張レジスタに拡張データを記憶する命令語の即値オペ
ランドフィールドの長さが拡張レジスタの長さより小さ
く、拡張レジスタに拡張データを記憶する命令語は、拡
張フラグの状態に応じ、即値オペランドを正の整数また
は２の補数と見て拡張レジスタの長さだけ拡張して拡張
レジスタに貯蔵するか、拡張レジスタに記憶された拡張
データを即値オペランドの長さだけ左側に移動させて即
値オペランドを連結して拡張データを形成し、拡張レジ
スタに貯蔵する機能を有することを特徴とする拡張命令
語を有する中央処理装置を提供する。
【００２１】本願第９発明は、前記第８発明において、
拡張フラグの状態に応じ、基本命令語が有する一部分オ
ペランドを正の整数または２の補数と見て拡張してオペ
ランドを形成するか、拡張レジスタに記憶された拡張デ
ータと一部分オペランドとを連結してオペランドを形成
することを特徴とする拡張命令語を有する中央処理装置
を提供する。
拡張フラグの状態に応じ、基本命令語が有する一部分オ
ペランドを正の整数または２の補数と見て拡張してオペ
ランドを形成するか、拡張レジスタに記憶された拡張デ
ータと一部分オペランドとを連結してオペランドを形成
することを特徴とする拡張命令語を有する中央処理装置
を提供する。
【００２２】本願第１０発明は、前記第６発明におい
て、拡張レジスタに拡張データを記憶する命令語の即値
オペランドフィールドの長さが拡張レジスタの長さより
小さく、拡張レジスタに拡張データを記憶する命令語
は、拡張レジスタに貯蔵されている拡張データに基づい
て、即値オペランドを正の整数または２の補数と見て拡
張レジスタの長さだけ拡張して拡張レジスタに貯蔵する
か、拡張レジスタに記憶された拡張データを即値オペラ
ンドの長さだけ左側に移動させて即値オペランドを連結
して拡張データを形成し、拡張レジスタに貯蔵する機能
を有することを特徴とする拡張命令語を有する中央処理
装置を提供する。
て、拡張レジスタに拡張データを記憶する命令語の即値
オペランドフィールドの長さが拡張レジスタの長さより
小さく、拡張レジスタに拡張データを記憶する命令語
は、拡張レジスタに貯蔵されている拡張データに基づい
て、即値オペランドを正の整数または２の補数と見て拡
張レジスタの長さだけ拡張して拡張レジスタに貯蔵する
か、拡張レジスタに記憶された拡張データを即値オペラ
ンドの長さだけ左側に移動させて即値オペランドを連結
して拡張データを形成し、拡張レジスタに貯蔵する機能
を有することを特徴とする拡張命令語を有する中央処理
装置を提供する。
【００２３】本願第１１発明は、接近速度の速い小規模
記憶装置であるレジスタの集合であるレジスタファイル
と、レジスタファイルと接続されて情報を送受信する通
路である内部バスと、内部バスに連結されており外部バ
スを連結する外部バスバッファと、内部バスに連結され
ており演算機能を遂行する機能ブロックと、内部バスに
連結されており遂行中の命令語を記憶する命令レジスタ
と、命令レジスタに連結されており命令語を解析してレ
ジスタファイルと内部バスと外部バスバッファと機能ブ
ロックと命令レジスタとに制御信号を発生するデコーダ
／コントロール部とから構成され、レジスタファイル
は、ユーザプログラムがアクセス可能で演算原始デー
タ，演算結果データまたは演算データが記憶されている
メモリアドレスを記憶する汎用レジスタと、ユーザプロ
クラムがアクセス可能で中央処理装置の動作に必要な情
報を記憶する特殊レジスタと、ユーザプログラムがアク
セス不可能で中央処理装置の動作に必要な特殊な機能や
演算の中間過程を記憶する内部レジスタとから構成され
ており、特殊レジスタの一種であり進行しているプログ
ラムが貯蔵されているメモリアドレスを記憶するプログ
ラムカウンタを有し、プログラムカウンタが指定するプ
ログラムアドレスが内部バスに出力され、内部バスに出
力されたプログラムアドレスが外部バスバッファを介し
てプログラムを記憶している外部メモリのアドレスに出
力され、前記方法により指定された外部メモリから命令
語が読み出されて外部バスバッファを介して内部バスに
連結され、命令語が前記命令レジスタに貯蔵されてデコ
ーダ／コントロール部で制御信号を発生し、命令レジス
タに貯蔵されてデコーダ／コントロール部で解析される
命令語は、動作を指定するＯＰコードフィールドのみで
構成されるかまたはＯＰコードフィールドと動作の作用
を受けるオペランドフィールドとから構成され、ＯＰコ
ードフィールドとオペランドフィールドとは２進数ビッ
トから構成され、オペランドフィールドは、命令語の種
類に応じ、メモリアドレスを表すアドレスオペランド、
汎用レジスタまたは特殊レジスタに記憶されたメモリア
ドレスからのオフセットを表すオフセットオペランド及
び演算、メモリアドレスまたは制御に使用するための即
値を表す即値オペランドを解析して実行する通常の中央
処理装置において、特殊レジスタの一種でユーザプログ
ラムがアクセス可能な拡張レジスタをさらに含み、拡張
レジスタは、拡張データフィールドと中央処理装置の動
作に必要な情報や、フラグ及びその外のフィールドとか
ら構成され、拡張レジスタの拡張データフィールドに拡
張データを記憶する動作を表すＯＰコードと即値オペラ
ンドフィールドとから構成された命令語を、デコーダ／
コントロール部で解析し、即値オペランドフィールドを
拡張レジスタの拡張データフィールドに記憶させる動作
を遂行し、ＯＰコードとＯＰコードが必要とする前ペラ
ンドフィールドの一部分とから構成される基本命令語の
一部分オペランドフィールドは、拡張レジスタの拡張デ
ータフィールドに記憶された拡張データと連結されて完
全なオペランドを有する命令語を構成し、デコーダ／コ
ントロール部で解析されて実行されることを特徴とする
拡張命令語を有する中央処理装置を提供する。
記憶装置であるレジスタの集合であるレジスタファイル
と、レジスタファイルと接続されて情報を送受信する通
路である内部バスと、内部バスに連結されており外部バ
スを連結する外部バスバッファと、内部バスに連結され
ており演算機能を遂行する機能ブロックと、内部バスに
連結されており遂行中の命令語を記憶する命令レジスタ
と、命令レジスタに連結されており命令語を解析してレ
ジスタファイルと内部バスと外部バスバッファと機能ブ
ロックと命令レジスタとに制御信号を発生するデコーダ
／コントロール部とから構成され、レジスタファイル
は、ユーザプログラムがアクセス可能で演算原始デー
タ，演算結果データまたは演算データが記憶されている
メモリアドレスを記憶する汎用レジスタと、ユーザプロ
クラムがアクセス可能で中央処理装置の動作に必要な情
報を記憶する特殊レジスタと、ユーザプログラムがアク
セス不可能で中央処理装置の動作に必要な特殊な機能や
演算の中間過程を記憶する内部レジスタとから構成され
ており、特殊レジスタの一種であり進行しているプログ
ラムが貯蔵されているメモリアドレスを記憶するプログ
ラムカウンタを有し、プログラムカウンタが指定するプ
ログラムアドレスが内部バスに出力され、内部バスに出
力されたプログラムアドレスが外部バスバッファを介し
てプログラムを記憶している外部メモリのアドレスに出
力され、前記方法により指定された外部メモリから命令
語が読み出されて外部バスバッファを介して内部バスに
連結され、命令語が前記命令レジスタに貯蔵されてデコ
ーダ／コントロール部で制御信号を発生し、命令レジス
タに貯蔵されてデコーダ／コントロール部で解析される
命令語は、動作を指定するＯＰコードフィールドのみで
構成されるかまたはＯＰコードフィールドと動作の作用
を受けるオペランドフィールドとから構成され、ＯＰコ
ードフィールドとオペランドフィールドとは２進数ビッ
トから構成され、オペランドフィールドは、命令語の種
類に応じ、メモリアドレスを表すアドレスオペランド、
汎用レジスタまたは特殊レジスタに記憶されたメモリア
ドレスからのオフセットを表すオフセットオペランド及
び演算、メモリアドレスまたは制御に使用するための即
値を表す即値オペランドを解析して実行する通常の中央
処理装置において、特殊レジスタの一種でユーザプログ
ラムがアクセス可能な拡張レジスタをさらに含み、拡張
レジスタは、拡張データフィールドと中央処理装置の動
作に必要な情報や、フラグ及びその外のフィールドとか
ら構成され、拡張レジスタの拡張データフィールドに拡
張データを記憶する動作を表すＯＰコードと即値オペラ
ンドフィールドとから構成された命令語を、デコーダ／
コントロール部で解析し、即値オペランドフィールドを
拡張レジスタの拡張データフィールドに記憶させる動作
を遂行し、ＯＰコードとＯＰコードが必要とする前ペラ
ンドフィールドの一部分とから構成される基本命令語の
一部分オペランドフィールドは、拡張レジスタの拡張デ
ータフィールドに記憶された拡張データと連結されて完
全なオペランドを有する命令語を構成し、デコーダ／コ
ントロール部で解析されて実行されることを特徴とする
拡張命令語を有する中央処理装置を提供する。
【００２４】本願第１２発明は、前記第１１発明におい
て、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語を遂行すると状態が変更され、ユーザ
プログラムがアクセス可能なビットから構成される拡張
フラグをさらに含むことを特徴とする拡張命令語を有す
る中央処理装置を提供する。本願第１３発明は、前記第
１２発明において、拡張レジスタの拡張データフィール
ドに記憶された拡張データを連結してオペランドフィー
ルドを形成する基本命令語が遂行されると、拡張フラグ
の状態を変更することを特徴とする拡張命令語を有する
中央処理装置を提供する。
て、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語を遂行すると状態が変更され、ユーザ
プログラムがアクセス可能なビットから構成される拡張
フラグをさらに含むことを特徴とする拡張命令語を有す
る中央処理装置を提供する。本願第１３発明は、前記第
１２発明において、拡張レジスタの拡張データフィール
ドに記憶された拡張データを連結してオペランドフィー
ルドを形成する基本命令語が遂行されると、拡張フラグ
の状態を変更することを特徴とする拡張命令語を有する
中央処理装置を提供する。
【００２５】本願第１４発明は、前記第１３発明におい
て、拡張フラグの状態に応じ、基本命令語が有する一部
分オペランドを正の整数または２の補数と見て拡張して
オペランドを形成するか、拡張レジスタの拡張データフ
ィールドに記憶された拡張データと一部分オペランドと
を連結してオペランドを形成することを特徴とする拡張
命令語を有する中央処理装置を提供する。
て、拡張フラグの状態に応じ、基本命令語が有する一部
分オペランドを正の整数または２の補数と見て拡張して
オペランドを形成するか、拡張レジスタの拡張データフ
ィールドに記憶された拡張データと一部分オペランドと
を連結してオペランドを形成することを特徴とする拡張
命令語を有する中央処理装置を提供する。
【００２６】本願第１５発明は、前記第１１発明におい
て、拡張レジスタの拡張データフィールドに記憶された
拡張データを連結してオペランドフィールドを形成する
基本命令語が遂行されると、拡張レジスタの拡張データ
フィールドに一定のデータを記憶させることを特徴とす
る命令語を有する中央処理装置を提供する。本願第１６
発明は、前記第１５発明において、拡張レジスタの拡張
データフィールドに記憶された拡張データの値に基づい
て、基本命令語が有する一部分オペランドを正の常数や
２の補数と見て拡張してオペランドを形成するか、拡張
レジスタの拡張データフィールドに記憶された拡張デー
タと一部分オペランドとを連結してオペランドを形成す
ることを特徴とする拡張命令語を有する中央処理装置を
提供する。
て、拡張レジスタの拡張データフィールドに記憶された
拡張データを連結してオペランドフィールドを形成する
基本命令語が遂行されると、拡張レジスタの拡張データ
フィールドに一定のデータを記憶させることを特徴とす
る命令語を有する中央処理装置を提供する。本願第１６
発明は、前記第１５発明において、拡張レジスタの拡張
データフィールドに記憶された拡張データの値に基づい
て、基本命令語が有する一部分オペランドを正の常数や
２の補数と見て拡張してオペランドを形成するか、拡張
レジスタの拡張データフィールドに記憶された拡張デー
タと一部分オペランドとを連結してオペランドを形成す
ることを特徴とする拡張命令語を有する中央処理装置を
提供する。
【００２７】本願第１７発明は、前記第１３発明におい
て、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語の即値オペランドフィールドの長さが
拡張レジスタの拡張データフィールドの長さより小さ
く、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語は、拡張フラグの状態に応じ、即値オ
ペランドを正の整数または２の補数と見て拡張データフ
ィールド長さだけ拡張してレジスタの拡張データフィー
ルドに貯蔵するか、拡張レジスタの拡張データフィール
ドに記憶された拡張データを即値オペランド長さだけ左
側に移動させて即値オペランドを連結して拡張データを
形成し、拡張レジスタの拡張データフィールドに貯蔵す
る機能を有することを特徴とする拡張命令語を有する中
央処理装置を提供する。
て、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語の即値オペランドフィールドの長さが
拡張レジスタの拡張データフィールドの長さより小さ
く、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語は、拡張フラグの状態に応じ、即値オ
ペランドを正の整数または２の補数と見て拡張データフ
ィールド長さだけ拡張してレジスタの拡張データフィー
ルドに貯蔵するか、拡張レジスタの拡張データフィール
ドに記憶された拡張データを即値オペランド長さだけ左
側に移動させて即値オペランドを連結して拡張データを
形成し、拡張レジスタの拡張データフィールドに貯蔵す
る機能を有することを特徴とする拡張命令語を有する中
央処理装置を提供する。
【００２８】本願第１８発明は、前記第１７発明におい
て、拡張フラグの状態に応じ、基本命令語が有する一部
分オペランドを正の整数または２の補数と見て拡張して
オペランドを形成するか、拡張レジスタの拡張データフ
ィールドに記憶された拡張データと一部分オペランドと
を連結してオペランドを形成することを特徴とする拡張
命令語を有する中央処理装置を提供する。
て、拡張フラグの状態に応じ、基本命令語が有する一部
分オペランドを正の整数または２の補数と見て拡張して
オペランドを形成するか、拡張レジスタの拡張データフ
ィールドに記憶された拡張データと一部分オペランドと
を連結してオペランドを形成することを特徴とする拡張
命令語を有する中央処理装置を提供する。
【００２９】本願第１９発明は、前記第１５発明におい
て、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語の即値オペランドフィールドの長さが
拡張レジスタの拡張データフィールドの長さより小さ
く、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語は、拡張レジスタの拡張データフィー
ルドに貯蔵されている拡張データに基づいて、即値オペ
ランドを正の整数または２の補数と見て拡張レジスタの
拡張データフィールド長さだけ拡張して拡張レジスタの
拡張データフィールドに貯蔵するか、拡張レジスタの拡
張データフィールドに記憶された拡張データを即値オペ
ランド長さだけ左側に移動させて即値オペランドを連結
して拡張データを形成し、拡張レジスタの拡張データフ
ィールドに貯蔵する機能を有することを特徴とする拡張
命令語を有する中央処理装置を提供する。
て、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語の即値オペランドフィールドの長さが
拡張レジスタの拡張データフィールドの長さより小さ
く、拡張レジスタの拡張データフィールドに拡張データ
を記憶する命令語は、拡張レジスタの拡張データフィー
ルドに貯蔵されている拡張データに基づいて、即値オペ
ランドを正の整数または２の補数と見て拡張レジスタの
拡張データフィールド長さだけ拡張して拡張レジスタの
拡張データフィールドに貯蔵するか、拡張レジスタの拡
張データフィールドに記憶された拡張データを即値オペ
ランド長さだけ左側に移動させて即値オペランドを連結
して拡張データを形成し、拡張レジスタの拡張データフ
ィールドに貯蔵する機能を有することを特徴とする拡張
命令語を有する中央処理装置を提供する。
【００３０】
【発明の実施の形態】上記のような特徴を有する本発明
は、従来技術と同様に、汎用レジスタ（General Purpos
e Register：ＧＰＲ）と特殊目的レジスタ（Special Pu
rpose Register：ＳＰＲ）を有しており、これに加えて
拡張レジスタ（Extension Register：ＥＲ）を有する。
また、本発明のＥＩＳＣは従来技術と同様に、中央処理
装置の状態を表す状態フラグ（Status Flag）とこれら
の状態フラグの集合である状態レジスタ（Status Regis
ter）とを有し、これに加えて命令語拡張状態を表す拡
張フラグ（Extension Flag）を状態レジスタ内に有す
る。ＥＲの長さは中央処理装置のワードの長さによって
変更されるが、１６ビットの中央処理装置では１６ビッ
ト以下、３２ビットの中央処理装置では３２ビット以
下、６４ビットの中央処理装置では６４ビット以下の長
さを有する。本発明の実施例では３２ビットの中央処理
装置において３２ビット長さのＥＲを例として説明する
が、これはＥＲの長さを制限したり中央処理装置のワー
ドの長さを制限するためのものではなく、説明を容易に
するためのものである。ＥＦ（Extension Flag）は１ビ
ット以上の長さでプログラマーが接近可能な形態でなけ
ればならない。中央処理装置が有する一部フラグとレジ
スタはプログラマーが接近することができないものがあ
る。
は、従来技術と同様に、汎用レジスタ（General Purpos
e Register：ＧＰＲ）と特殊目的レジスタ（Special Pu
rpose Register：ＳＰＲ）を有しており、これに加えて
拡張レジスタ（Extension Register：ＥＲ）を有する。
また、本発明のＥＩＳＣは従来技術と同様に、中央処理
装置の状態を表す状態フラグ（Status Flag）とこれら
の状態フラグの集合である状態レジスタ（Status Regis
ter）とを有し、これに加えて命令語拡張状態を表す拡
張フラグ（Extension Flag）を状態レジスタ内に有す
る。ＥＲの長さは中央処理装置のワードの長さによって
変更されるが、１６ビットの中央処理装置では１６ビッ
ト以下、３２ビットの中央処理装置では３２ビット以
下、６４ビットの中央処理装置では６４ビット以下の長
さを有する。本発明の実施例では３２ビットの中央処理
装置において３２ビット長さのＥＲを例として説明する
が、これはＥＲの長さを制限したり中央処理装置のワー
ドの長さを制限するためのものではなく、説明を容易に
するためのものである。ＥＦ（Extension Flag）は１ビ
ット以上の長さでプログラマーが接近可能な形態でなけ
ればならない。中央処理装置が有する一部フラグとレジ
スタはプログラマーが接近することができないものがあ
る。
【００３１】本発明の実施形態においてＥＦは状態レジ
スタの1つのビットとして説明されているが、これも説
明を容易にするためのもので、ＥＦの実現形態を制限し
ようとする目的ではない。本発明による中央処理装置は
ＥＲにデータを貯蔵することと同時にＥＦを‘１’に設
定する命令語を有するが、本発明の記述では説明の便宜
上‘ＬＥＤＲＩ（Load ＥＲ Immediate）’という命令
語を使用する。また、３２ビットの中央処理装置で１６
ビットの固定長命令語を使用し、‘ＬＤＥＲＩ’の命令
語のオペランドを１４ビットの即値と定義すると、 ＬＤＥＲＩ ＃１２３ という命令文はこの命令文の遂行以前にＥＦが‘１’で
あったとすればＥＲを左側に１４ビット長さだけ算術移
動させて、この命令文のオペランド部分である‘１２
３’をＥＲに加える作用をする。また、この命令文の遂
行以前にＥＦが‘０’であったとすればこの命令文のオ
ペランド部分である‘１２３’の記号を拡張して３２ビ
ットとしてＥＲに貯蔵する。そして上記２つの場合の全
てにおいてＥＦは‘１’に設定される。
スタの1つのビットとして説明されているが、これも説
明を容易にするためのもので、ＥＦの実現形態を制限し
ようとする目的ではない。本発明による中央処理装置は
ＥＲにデータを貯蔵することと同時にＥＦを‘１’に設
定する命令語を有するが、本発明の記述では説明の便宜
上‘ＬＥＤＲＩ（Load ＥＲ Immediate）’という命令
語を使用する。また、３２ビットの中央処理装置で１６
ビットの固定長命令語を使用し、‘ＬＤＥＲＩ’の命令
語のオペランドを１４ビットの即値と定義すると、 ＬＤＥＲＩ ＃１２３ という命令文はこの命令文の遂行以前にＥＦが‘１’で
あったとすればＥＲを左側に１４ビット長さだけ算術移
動させて、この命令文のオペランド部分である‘１２
３’をＥＲに加える作用をする。また、この命令文の遂
行以前にＥＦが‘０’であったとすればこの命令文のオ
ペランド部分である‘１２３’の記号を拡張して３２ビ
ットとしてＥＲに貯蔵する。そして上記２つの場合の全
てにおいてＥＦは‘１’に設定される。
【００３２】前述において‘ＬＤＥＲＩ’の命令語のオ
ペランドの長さは、他の命令語の定義によって決定され
るもので、本発明ではその長さを制限しない。また、
‘ＬＤＥＲＩ’の命令語でオペランドとして即値を使用
する例を挙げたが、オペランドの種類はメモリアドレス
等他の種類のオペランドを使用することもできる。即
ち、例えばＰＣ相対アドレッシングを有することもで
き、本発明ではＥＲにデータを格納する一つまたは多数
個の命令語手段を有することを意味する。
ペランドの長さは、他の命令語の定義によって決定され
るもので、本発明ではその長さを制限しない。また、
‘ＬＤＥＲＩ’の命令語でオペランドとして即値を使用
する例を挙げたが、オペランドの種類はメモリアドレス
等他の種類のオペランドを使用することもできる。即
ち、例えばＰＣ相対アドレッシングを有することもで
き、本発明ではＥＲにデータを格納する一つまたは多数
個の命令語手段を有することを意味する。
【００３３】本発明のＥＩＳＣは従来技術が有する一般
的な命令語を有しているが、この中で可変するオペラン
ドを必要とする命令語はＥＦ状態に応じてオペランドの
解析に差異がある。例えば１６ビットの固定長命令語を
有する３２ビットの中央処理装置において８ビットのオ
フセットを有する‘ＪＭＰ’の命令語は次のように表現
される。
的な命令語を有しているが、この中で可変するオペラン
ドを必要とする命令語はＥＦ状態に応じてオペランドの
解析に差異がある。例えば１６ビットの固定長命令語を
有する３２ビットの中央処理装置において８ビットのオ
フセットを有する‘ＪＭＰ’の命令語は次のように表現
される。
【００３４】ＪＭＰ ｏｆｆｓｅｔ ‘ＪＭＰ’の命令語はプログラムの順序を変える命令語
で、この命令文の後には現在プログラムの位置からオフ
セットだけ離れた位置の命令文を遂行するようになる。
ところで、オフセットの長さが８ビットに割当てられて
いるのでジャンプされる位置は−１２８バイトから＋１
２７バイト以内に制限される。
で、この命令文の後には現在プログラムの位置からオフ
セットだけ離れた位置の命令文を遂行するようになる。
ところで、オフセットの長さが８ビットに割当てられて
いるのでジャンプされる位置は−１２８バイトから＋１
２７バイト以内に制限される。
【００３５】本発明のＥＩＳＣでは、この場合にＥＦの
状態に応じてオフセットは２通りに解析される。まず
‘ＥＦ’が‘０’である場合にはオフセットの長さを８
ビットに解析し、ＥＦが‘１’である場合にはＥＲの値
を左側に８ビット算術移動（Arithmetic shift）させた
後に命令文に表れた８ビットのオフセットを加えてオフ
セットを算出する。従って、３２ビットのオフセットを
有するように命令文のオペランドが拡張される。
状態に応じてオフセットは２通りに解析される。まず
‘ＥＦ’が‘０’である場合にはオフセットの長さを８
ビットに解析し、ＥＦが‘１’である場合にはＥＲの値
を左側に８ビット算術移動（Arithmetic shift）させた
後に命令文に表れた８ビットのオフセットを加えてオフ
セットを算出する。従って、３２ビットのオフセットを
有するように命令文のオペランドが拡張される。
【００３６】命令語によってＥＲを左側に移動させる距
離は異なる。前述した例においても‘ＬＤＥＲＩ’の命
令語は１４ビット、‘ＪＭＰ’の命令語は８ビットを移
動させている。ＥＦフラグは‘ＬＤＥＲＩ’の命令語に
よって‘１’となり、‘ＬＤＥＲＩ’の命令を除いてＥ
Ｒレジスタを参照するすべての命令語で‘０’となる。
しかし、実現方式によって異なる値を有することもで
き、またＥＦフラグは命令語の拡張状態を表す他の実現
形態を有することもできる。
離は異なる。前述した例においても‘ＬＤＥＲＩ’の命
令語は１４ビット、‘ＪＭＰ’の命令語は８ビットを移
動させている。ＥＦフラグは‘ＬＤＥＲＩ’の命令語に
よって‘１’となり、‘ＬＤＥＲＩ’の命令を除いてＥ
Ｒレジスタを参照するすべての命令語で‘０’となる。
しかし、実現方式によって異なる値を有することもで
き、またＥＦフラグは命令語の拡張状態を表す他の実現
形態を有することもできる。
【００３７】他の例として、１６ビットの固定長命令語
を有する６４ビットの中央処理装置において‘ＬＤＥＲ
Ｉ’のオペランドの長さが１２ビットであるとき、 ＬＤＥＲＩ ＃ｏｐｒ１ ： 命令語 −１ ＬＤＥＲＩ ＃ｏｐｒ２ ： 命令語 −２ ＬＤＥＲＩ ＃ｏｐｒ３ ： 命令語 −３ ＬＤＥＲＩ ＃ｏｐｒ４ ： 命令語 −４ ＪＭＰ ｏｆｆｓｅｔ ： 命令語 −５ というプログラムの動作を説明する。
を有する６４ビットの中央処理装置において‘ＬＤＥＲ
Ｉ’のオペランドの長さが１２ビットであるとき、 ＬＤＥＲＩ ＃ｏｐｒ１ ： 命令語 −１ ＬＤＥＲＩ ＃ｏｐｒ２ ： 命令語 −２ ＬＤＥＲＩ ＃ｏｐｒ３ ： 命令語 −３ ＬＤＥＲＩ ＃ｏｐｒ４ ： 命令語 −４ ＪＭＰ ｏｆｆｓｅｔ ： 命令語 −５ というプログラムの動作を説明する。
【００３８】‘命令語 −１’の遂行以前にＥＦが
‘０’であると仮定すれば、‘命令語 −１’によって
ＥＲは‘ｏｐｒ１’の記号を６４ビットに拡張した値を
有し、ＥＦは‘１’となる。次の‘命令語 −２’にお
いてＥＦが‘１’であるのでＥＲは‘ｏｐｒ１’を左側
に１２ビット算術移動させて‘ｏｐｒ２’を加えた値を
有する。この時、例外（exception）が発生すると‘命
令語 −３’を遂行せず例外処理を先に遂行しなければ
ならない。
‘０’であると仮定すれば、‘命令語 −１’によって
ＥＲは‘ｏｐｒ１’の記号を６４ビットに拡張した値を
有し、ＥＦは‘１’となる。次の‘命令語 −２’にお
いてＥＦが‘１’であるのでＥＲは‘ｏｐｒ１’を左側
に１２ビット算術移動させて‘ｏｐｒ２’を加えた値を
有する。この時、例外（exception）が発生すると‘命
令語 −３’を遂行せず例外処理を先に遂行しなければ
ならない。
【００３９】本発明のＥＩＳＣにおいては、ＥＲとＥＦ
はプログラマーが接近できるレジスタ及びプログラムで
あるのでこれらをスタックに貯蔵したりメモリ内のバッ
ファに貯蔵するなどの方法でその内容を保存することが
でき、例外処理が済んだ後に貯蔵されたＥＲとＥＦを再
格納（reload）すると‘命令語 −３’以下を正常に遂
行することができる。また、例外処理中にさらに他の例
外が発生するとしてもＥＲとＥＦを順序的に貯蔵、再格
納することによってプログラムの正常的な遂行を担保す
ることができる。このプログラムにおいて‘命令語 −
５’のオフセットの長さは‘命令語 −１’から‘命令
語 −４’までのオペランドが合わせられて４８ビット
となり、ここに‘命令語 −５’が有する８ビットのオ
フセットを加えると５６ビットの長さとなる。
はプログラマーが接近できるレジスタ及びプログラムで
あるのでこれらをスタックに貯蔵したりメモリ内のバッ
ファに貯蔵するなどの方法でその内容を保存することが
でき、例外処理が済んだ後に貯蔵されたＥＲとＥＦを再
格納（reload）すると‘命令語 −３’以下を正常に遂
行することができる。また、例外処理中にさらに他の例
外が発生するとしてもＥＲとＥＦを順序的に貯蔵、再格
納することによってプログラムの正常的な遂行を担保す
ることができる。このプログラムにおいて‘命令語 −
５’のオフセットの長さは‘命令語 −１’から‘命令
語 −４’までのオペランドが合わせられて４８ビット
となり、ここに‘命令語 −５’が有する８ビットのオ
フセットを加えると５６ビットの長さとなる。
【００４０】このように本発明のＥＩＳＣは、すべての
命令語が固定長であり、すべての命令語が独立的に遂行
され、且つ可変長のオペランドを有することができる。
結論として、本発明は拡張レジスタＥＲと拡張レジスタ
の状態を表す手段とＥＲに値を貯蔵する命令語と拡張レ
ジスタの状態とによってオペランドの解析を異にする命
令語を有する中央処理装置に関する発明である。本発明
により固定長命令語を有すると共にメモリアドレス、オ
フセット、即値の長さが可変する中央処理装置の実現が
可能となった。
命令語が固定長であり、すべての命令語が独立的に遂行
され、且つ可変長のオペランドを有することができる。
結論として、本発明は拡張レジスタＥＲと拡張レジスタ
の状態を表す手段とＥＲに値を貯蔵する命令語と拡張レ
ジスタの状態とによってオペランドの解析を異にする命
令語を有する中央処理装置に関する発明である。本発明
により固定長命令語を有すると共にメモリアドレス、オ
フセット、即値の長さが可変する中央処理装置の実現が
可能となった。
【００４１】以下、例示された図を参照して本発明をよ
り詳細に説明する。本発明の内容を詳細に説明するため
に３２ビットの構造を有するＭＣＵを例として説明す
る。これはデータ経路、バス幅の拡張及び縮小が同一の
構造で可能であり、またそれぞれの細部的なブロックは
それぞれ多様な方法で定義され得、本実施例では説明を
容易にするために３２ビットのＭＣＵを使用する。
り詳細に説明する。本発明の内容を詳細に説明するため
に３２ビットの構造を有するＭＣＵを例として説明す
る。これはデータ経路、バス幅の拡張及び縮小が同一の
構造で可能であり、またそれぞれの細部的なブロックは
それぞれ多様な方法で定義され得、本実施例では説明を
容易にするために３２ビットのＭＣＵを使用する。
【００４２】図１は３２ビットのＭＣＵのブロック図で
ある。同図においてＭＣＵの構造は３２ビットのバスと
演算処理部（ＡＬＳＵ Unit）６０を有し、命令語は１
６ビットから構成され３段階のパイプラインを使用す
る。また、メモリ構成は８ビットのデータ幅を有するメ
モリ４個を並列に連結することとする。まず、ＭＣＵの
基本動作について説明すると次の通りである。
ある。同図においてＭＣＵの構造は３２ビットのバスと
演算処理部（ＡＬＳＵ Unit）６０を有し、命令語は１
６ビットから構成され３段階のパイプラインを使用す
る。また、メモリ構成は８ビットのデータ幅を有するメ
モリ４個を並列に連結することとする。まず、ＭＣＵの
基本動作について説明すると次の通りである。
【００４３】最初にリセットがかかると、メモリから開
始住所を読み出してデータラッチ部１０に貯蔵し、この
値がレジスタファイル８０内のＰＣ（プログラムカウン
タ）に貯蔵され、次のサイクルからプログラムが順次に
進行する限り、この値はメモリ構成に従って増加する。
この値をアドレス発生部９０で参照して使用者が意図す
るプログラムをメモリから読んでくる。そこで、実際に
命令語の遂行が開示されるためにはプレ命令語レジスタ
（ＰＩＲ：Pre−Instruction Register）２０にパイプ
ラインのための命令語がフェッチされ、これをプレデコ
ーダ３０で大部類に区分する。ここで大部類とは、定義
された命令語をパイプラインの数や実行する方法等を基
に類似した数種の類型に区分して如何なる遷移状態をす
るかを決定することである。その後、命令語は命令語レ
ジスタ（ＩＲ：Instruction Register）４０にラッチさ
れ、この値とプレデコーダ３０の出力を参照してデコー
ダ／コントロール部５０で該当命令語の状態遷移を決定
し、各状態に従う制御信号を発生する。この制御信号に
よって内部的には３２ビットの演算処理部（ＡＬＳＵ）
６０と乗算器／除算器７０を動作させて結果をレジスタ
ファイル８０に貯蔵させる。
始住所を読み出してデータラッチ部１０に貯蔵し、この
値がレジスタファイル８０内のＰＣ（プログラムカウン
タ）に貯蔵され、次のサイクルからプログラムが順次に
進行する限り、この値はメモリ構成に従って増加する。
この値をアドレス発生部９０で参照して使用者が意図す
るプログラムをメモリから読んでくる。そこで、実際に
命令語の遂行が開示されるためにはプレ命令語レジスタ
（ＰＩＲ：Pre−Instruction Register）２０にパイプ
ラインのための命令語がフェッチされ、これをプレデコ
ーダ３０で大部類に区分する。ここで大部類とは、定義
された命令語をパイプラインの数や実行する方法等を基
に類似した数種の類型に区分して如何なる遷移状態をす
るかを決定することである。その後、命令語は命令語レ
ジスタ（ＩＲ：Instruction Register）４０にラッチさ
れ、この値とプレデコーダ３０の出力を参照してデコー
ダ／コントロール部５０で該当命令語の状態遷移を決定
し、各状態に従う制御信号を発生する。この制御信号に
よって内部的には３２ビットの演算処理部（ＡＬＳＵ）
６０と乗算器／除算器７０を動作させて結果をレジスタ
ファイル８０に貯蔵させる。
【００４４】レジスタファイル８０の詳細図は図４に示
すように、大きくはＧＰＲとＳＰＲに分けられる。ＧＰ
Ｒは使用者が容易に接近できる領域であり、１６個の３
２ビットのレジスタから構成されている。これに対し
て、ＳＰＲは特殊な目的で使用されるレジスタから構成
されており、次にそのそれぞれについて説明する。
すように、大きくはＧＰＲとＳＰＲに分けられる。ＧＰ
Ｒは使用者が容易に接近できる領域であり、１６個の３
２ビットのレジスタから構成されている。これに対し
て、ＳＰＲは特殊な目的で使用されるレジスタから構成
されており、次にそのそれぞれについて説明する。
【００４５】ＰＣ（Program Counter）：プログラムの
順次的な流れを維持するために使用される。 ＳＰ（User／Supervisor Stack Pointer）：例外（Exce
ption）発生の時や非順次的なプログラムの流れによっ
て分岐が必要な時などの場合にその例外や分岐に該当す
る動作を遂行した後、現在進行中のプログラムの流れを
維持するために必要な内容（ＰＣ、ＳＲ、etc）を貯蔵
しなければならなく、この時そのアドレスを表すために
使用される。
順次的な流れを維持するために使用される。 ＳＰ（User／Supervisor Stack Pointer）：例外（Exce
ption）発生の時や非順次的なプログラムの流れによっ
て分岐が必要な時などの場合にその例外や分岐に該当す
る動作を遂行した後、現在進行中のプログラムの流れを
維持するために必要な内容（ＰＣ、ＳＲ、etc）を貯蔵
しなければならなく、この時そのアドレスを表すために
使用される。
【００４６】ＬＲ（Link Register）：非順次的なプロ
グラムの流れによって分岐が発生する時、前述したよう
にプログラムカウンタの値をメモリ（Stack Area）に貯
蔵するが、プログラムの特性上末端関数の場合には直ち
にアドレスを戻され、さらに末端関数を呼び出すような
動作を繰り返しやすい。このようなことを考慮して末端
関数の呼び出しである場合にそのアドレスをメモリに貯
蔵せず臨時的に貯蔵するためにこのＬＲを使用する。こ
れを通じて関数の動作を終えてそのアドレス値を戻され
る時メモリを読まなくても良いので性能を向上させるこ
とができる。
グラムの流れによって分岐が発生する時、前述したよう
にプログラムカウンタの値をメモリ（Stack Area）に貯
蔵するが、プログラムの特性上末端関数の場合には直ち
にアドレスを戻され、さらに末端関数を呼び出すような
動作を繰り返しやすい。このようなことを考慮して末端
関数の呼び出しである場合にそのアドレスをメモリに貯
蔵せず臨時的に貯蔵するためにこのＬＲを使用する。こ
れを通じて関数の動作を終えてそのアドレス値を戻され
る時メモリを読まなくても良いので性能を向上させるこ
とができる。
【００４７】ＭＬ／ＭＨ（Multiply Result Low／High
Register）：ここで例として使用したＭＣＵには乗算器
と除算器が存在する。そのため、これらの演算結果を臨
時的に貯蔵するためにこの２つのレジスタを使用する。 ＥＲ（Extension Register）：前述したように本発明で
意図するオフセットや即値を臨時的に貯蔵して意図する
量を作るために使用する。
Register）：ここで例として使用したＭＣＵには乗算器
と除算器が存在する。そのため、これらの演算結果を臨
時的に貯蔵するためにこの２つのレジスタを使用する。 ＥＲ（Extension Register）：前述したように本発明で
意図するオフセットや即値を臨時的に貯蔵して意図する
量を作るために使用する。
【００４８】ＳＲ（Status Register）：一般的なモー
ドのＭＣＵでのように、演算する過程の様々な状態値を
貯蔵するために使用される。それぞれのビットは図で示
されるような状態を示し、注目すべきことは１９番目の
ビットが拡張フラグとして次に続く命令語がオフセット
または即値として短い値を取るか、または拡張された値
を取るかを決定することである。勿論、この例では状態
レジスタ内の１ビット、即ち１９番目のビットをフラグ
として使用したが、これは一例に過ぎず実際には多様な
方法を通じてハードウェア的に実現可能である。
ドのＭＣＵでのように、演算する過程の様々な状態値を
貯蔵するために使用される。それぞれのビットは図で示
されるような状態を示し、注目すべきことは１９番目の
ビットが拡張フラグとして次に続く命令語がオフセット
または即値として短い値を取るか、または拡張された値
を取るかを決定することである。勿論、この例では状態
レジスタ内の１ビット、即ち１９番目のビットをフラグ
として使用したが、これは一例に過ぎず実際には多様な
方法を通じてハードウェア的に実現可能である。
【００４９】そして、アドレス発生部９０では多くの主
要要素の中で次の命令語及びデータのメモリアドレスに
該当する要素を選択してプログラムの順次的または非順
次的な進行のために使用し、そのアドレスの命令語を読
み出してプレ命令語レジスタ２０にラッチさせてプログ
ラムを順次に進行させたり、また必要なデータをメモリ
から持ってきてデータラッチ部１０にラッチさせて適切
な動作を遂行するようにする。
要要素の中で次の命令語及びデータのメモリアドレスに
該当する要素を選択してプログラムの順次的または非順
次的な進行のために使用し、そのアドレスの命令語を読
み出してプレ命令語レジスタ２０にラッチさせてプログ
ラムを順次に進行させたり、また必要なデータをメモリ
から持ってきてデータラッチ部１０にラッチさせて適切
な動作を遂行するようにする。
【００５０】図２は本実施例で使用するＭＣＵのパイプ
ラインがどのように動作するかを示している。前述で言
及されたように、フェッチ→デコード→実行という３段
パイプラインを使用する。図においてＳｉｍｐｌｅと
は、命令語をフェッチしてデコードしこれを実行するに
それぞれ１サイクルずつ要する命令語を意味し、ＬＤ／
ＳＴはメモリからデータを読み出したり書込む命令語
で、このような命令語は有効アドレスを求めるために付
加的に１Ｓｔａｇｅがさらに要する。
ラインがどのように動作するかを示している。前述で言
及されたように、フェッチ→デコード→実行という３段
パイプラインを使用する。図においてＳｉｍｐｌｅと
は、命令語をフェッチしてデコードしこれを実行するに
それぞれ１サイクルずつ要する命令語を意味し、ＬＤ／
ＳＴはメモリからデータを読み出したり書込む命令語
で、このような命令語は有効アドレスを求めるために付
加的に１Ｓｔａｇｅがさらに要する。
【００５１】また、本装置は乗算、除算、そしてバレル
シフタ無しに多重シフト命令語を支援するが、多重シフ
ト命令語とは、このような単一サイクルに実行を終える
ことができない命令語で、これらのためのパイプライン
概略図を示す。図３はパイプラインに対するタイミング
図で、命令語がどのようにフェッチされてデコードされ
実行するかを簡略に示している。
シフタ無しに多重シフト命令語を支援するが、多重シフ
ト命令語とは、このような単一サイクルに実行を終える
ことができない命令語で、これらのためのパイプライン
概略図を示す。図３はパイプラインに対するタイミング
図で、命令語がどのようにフェッチされてデコードされ
実行するかを簡略に示している。
【００５２】以上本実施例のＭＣＵの一般的な動作の流
れを説明した。次は、具体的に拡張命令語の動作を説明
する。拡張命令語でない一般的な命令語が前述のように
遂行されているうちに拡張命令語が入るとこれによって
ＭＣＵは次の２通りの動作を遂行する。まず、状態レジ
スタの１９番目のビットを‘１’（負論理の場合は
‘０’）に変化させる。１９番目のレジスタが１にセッ
トされると、続く命令語はこのフラグを確認し、メモリ
を読み出したり書込む動作である時はアドレスのオフセ
ットとして、また内部的なＡＬＳＵ動作である時は即値
としてＥＲ（Extension Register）が参照されるように
案内する役割をする。そして、後者の場合は、意図する
オフセットまたは即値をＥＲに持ってくる。これはさら
に２通りに分けられ、第１は、拡張命令語を使用する場
合や、または先に拡張命令語が出たとしても既にＥＲ値
を使用した場合である。第２は、先で既に拡張命令語が
遂行されたがこのＥＲの値が使用されなかった場合であ
る。
れを説明した。次は、具体的に拡張命令語の動作を説明
する。拡張命令語でない一般的な命令語が前述のように
遂行されているうちに拡張命令語が入るとこれによって
ＭＣＵは次の２通りの動作を遂行する。まず、状態レジ
スタの１９番目のビットを‘１’（負論理の場合は
‘０’）に変化させる。１９番目のレジスタが１にセッ
トされると、続く命令語はこのフラグを確認し、メモリ
を読み出したり書込む動作である時はアドレスのオフセ
ットとして、また内部的なＡＬＳＵ動作である時は即値
としてＥＲ（Extension Register）が参照されるように
案内する役割をする。そして、後者の場合は、意図する
オフセットまたは即値をＥＲに持ってくる。これはさら
に２通りに分けられ、第１は、拡張命令語を使用する場
合や、または先に拡張命令語が出たとしても既にＥＲ値
を使用した場合である。第２は、先で既に拡張命令語が
遂行されたがこのＥＲの値が使用されなかった場合であ
る。
【００５３】これを説明するために拡張命令語を図５に
示すように定義する。第１の場合は図５で表示された即
値１４ビットをＥＲレジスタの１３〜０ビットに満た
し、その上位ビットは符号拡張として即値最上位ビット
として満たす。第２の場合は先で既に１４ビットをＥＲ
に満たしておいた状態であるのでこの値を保存するため
に１４ビットを左側に移動させた後に即値１４ビットを
ＥＲの１３〜０ビットに満たす。これによって拡張命令
語の繰り返し遂行で無限大にオフセットと即値とを拡張
させることができる。
示すように定義する。第１の場合は図５で表示された即
値１４ビットをＥＲレジスタの１３〜０ビットに満た
し、その上位ビットは符号拡張として即値最上位ビット
として満たす。第２の場合は先で既に１４ビットをＥＲ
に満たしておいた状態であるのでこの値を保存するため
に１４ビットを左側に移動させた後に即値１４ビットを
ＥＲの１３〜０ビットに満たす。これによって拡張命令
語の繰り返し遂行で無限大にオフセットと即値とを拡張
させることができる。
【００５４】次は、拡張命令語に続いて出ることができ
る命令語の動作を例を挙げて説明する。第１に、メモリ
からデータを読み出したり書込む動作を遂行するデータ
移動命令語においてこの命令語がアドレスのオフセット
にどのように動作するかを説明する。これについての説
明の便宜上、図６に示す命令語を定義する。
る命令語の動作を例を挙げて説明する。第１に、メモリ
からデータを読み出したり書込む動作を遂行するデータ
移動命令語においてこの命令語がアドレスのオフセット
にどのように動作するかを説明する。これについての説
明の便宜上、図６に示す命令語を定義する。
【００５５】図６の命令語を実行しようとするとき、デ
コーダ／コントロール部５０で状態レジスタの１９番目
のビットである拡張フラグを参照する。そこでもし、そ
の値が‘１’（負論理の場合には‘０’）であれば有効
アドレスはインデックスレジスタの値にオフセットを加
えた値となる。ただし、ここでもう一つ考慮すべき事項
はメモリのデータ幅と言える。即ち、使用者の便宜によ
って８ビットのメモリを並列に４個連結することもで
き、または１６ビットのメモリ２個を並列に連結するこ
ともできるなど、多様な構成ができるためである。前述
したように、本実施例では８ビットのメモリ４個を並列
に連結することと仮定する。このような場合オフセット
を加えるときオフセット値を２ビット左側に移動させる
必要がある。その理由は現在遂行する命令語が３２ビッ
トのＬｏａｄ／Ｓｔｏｒｅであるために下位２ビットは
意味がなくなるからである。しかし、フラグ値が‘１’
（負論理の場合には‘０’）であればこれは直前に拡張
命令語が遂行されてＥＲに拡張すべきオフセット値を移
しておいたことを意味する。そのため、ＥＲの値を４ビ
ットだけ左側に移動させ、命令語に含まれたオフセット
４ビット中の下位２ビットを２ビット左側に移動させて
ここにインデックスレジスタ値を加えたものが有効アド
レスとなる。勿論、ここでＥＲを左側に移動させる量は
定義によって多様化することができる。ここでは命令語
の一貫性のために４ビットだけを移動させることと定義
する。この例で３２ビットのＬｏａｄ／Ｓｔｏｒｅの命
令語としてはインデックスレジスタ＋６３までのアドレ
スにアクセスすることができる。しかし、オフセットが
６３を超えると、まず拡張命令語を使用して１５を超え
る値をＥＲに移しておき３２ビットのＬｏａｄ／Ｓｔｏ
ｒｅの命令語を遂行して所望するアドレスにアクセスす
る。これを簡単な数式で示すと数１の通りである。
コーダ／コントロール部５０で状態レジスタの１９番目
のビットである拡張フラグを参照する。そこでもし、そ
の値が‘１’（負論理の場合には‘０’）であれば有効
アドレスはインデックスレジスタの値にオフセットを加
えた値となる。ただし、ここでもう一つ考慮すべき事項
はメモリのデータ幅と言える。即ち、使用者の便宜によ
って８ビットのメモリを並列に４個連結することもで
き、または１６ビットのメモリ２個を並列に連結するこ
ともできるなど、多様な構成ができるためである。前述
したように、本実施例では８ビットのメモリ４個を並列
に連結することと仮定する。このような場合オフセット
を加えるときオフセット値を２ビット左側に移動させる
必要がある。その理由は現在遂行する命令語が３２ビッ
トのＬｏａｄ／Ｓｔｏｒｅであるために下位２ビットは
意味がなくなるからである。しかし、フラグ値が‘１’
（負論理の場合には‘０’）であればこれは直前に拡張
命令語が遂行されてＥＲに拡張すべきオフセット値を移
しておいたことを意味する。そのため、ＥＲの値を４ビ
ットだけ左側に移動させ、命令語に含まれたオフセット
４ビット中の下位２ビットを２ビット左側に移動させて
ここにインデックスレジスタ値を加えたものが有効アド
レスとなる。勿論、ここでＥＲを左側に移動させる量は
定義によって多様化することができる。ここでは命令語
の一貫性のために４ビットだけを移動させることと定義
する。この例で３２ビットのＬｏａｄ／Ｓｔｏｒｅの命
令語としてはインデックスレジスタ＋６３までのアドレ
スにアクセスすることができる。しかし、オフセットが
６３を超えると、まず拡張命令語を使用して１５を超え
る値をＥＲに移しておき３２ビットのＬｏａｄ／Ｓｔｏ
ｒｅの命令語を遂行して所望するアドレスにアクセスす
る。これを簡単な数式で示すと数１の通りである。
【００５６】
【数１】 第２に、データ移動命令語中の即値を直ちにロードする
場合を例とする。このために図７に示す命令語を定義す
る。図７が示すように前記のロード即値命令語を通じて
符号を有する７ビットの即値、即ち−２５６〜２５５ま
でを目的レジスタにロードできる。しかし、必要な即値
が−２５６〜２５５の範囲から外れる場合には同様に、
拡張命令語を先に遂行して所望する即値をＥＲレジスタ
に移しておきこのロード即値命令語を遂行して所望する
即値を得ることができる。この場合にも同様に、ロード
即値命令語が命令語レジスタ４０にラッチされ、これを
実行するためにデコーダ／コントロール部５０で制御信
号を発生するとき、状態レジスタの１９番目のビットを
参照して‘０’（負論理である時は‘１’）であれば命
令語内の７ビット、即ち−２５６〜２５５までの即値を
直接に目的レジスタにロードして、若し‘１’（負論理
である時は‘０’）である時はＥＲレジスタの値を４ビ
ット左側に移動させ、ここに命令語内の下位４ビットを
満たして所望する大きさの即値をロードする。勿論、こ
こでＥＲレジスタの値を移動させる量や、満たす即値は
命令語の定義によって多様に変化させることができる。
若しここで定義した命令語で３２ビットの即値を所望す
るとすれば、拡張命令語を２回遂行して上位２４ビット
をＥＲに移しておいた後にロード即値命令語を遂行して
３２ビットの即値を得ることができる。これを簡単な数
式で示すと数２の通りである。
場合を例とする。このために図７に示す命令語を定義す
る。図７が示すように前記のロード即値命令語を通じて
符号を有する７ビットの即値、即ち−２５６〜２５５ま
でを目的レジスタにロードできる。しかし、必要な即値
が−２５６〜２５５の範囲から外れる場合には同様に、
拡張命令語を先に遂行して所望する即値をＥＲレジスタ
に移しておきこのロード即値命令語を遂行して所望する
即値を得ることができる。この場合にも同様に、ロード
即値命令語が命令語レジスタ４０にラッチされ、これを
実行するためにデコーダ／コントロール部５０で制御信
号を発生するとき、状態レジスタの１９番目のビットを
参照して‘０’（負論理である時は‘１’）であれば命
令語内の７ビット、即ち−２５６〜２５５までの即値を
直接に目的レジスタにロードして、若し‘１’（負論理
である時は‘０’）である時はＥＲレジスタの値を４ビ
ット左側に移動させ、ここに命令語内の下位４ビットを
満たして所望する大きさの即値をロードする。勿論、こ
こでＥＲレジスタの値を移動させる量や、満たす即値は
命令語の定義によって多様に変化させることができる。
若しここで定義した命令語で３２ビットの即値を所望す
るとすれば、拡張命令語を２回遂行して上位２４ビット
をＥＲに移しておいた後にロード即値命令語を遂行して
３２ビットの即値を得ることができる。これを簡単な数
式で示すと数２の通りである。
【００５７】
【数２】 第３に、ＡＬＵの命令語の場合を例とする。このために
図８に示す命令語を定義する。一般的にＡＬＵの命令語
のオペランドは、次の数種の類型に区分することができ
る。
図８に示す命令語を定義する。一般的にＡＬＵの命令語
のオペランドは、次の数種の類型に区分することができ
る。
【００５８】１．２個のレジスタ間の演算 ２．１個のレジスタと即値との演算 ３．１個のレジスタとメモリ内容との演算等 しかし、一般的なＲＩＳＣ構造ではＬｏａｄ／Ｓｔｏｒ
ｅを除いた命令語はメモリにアクセスしない。そのた
め、ここで例に挙げる構造もこのようなＲＩＳＣの特徴
によってＡＬＵ演算は２類型に区分し、これを前記図８
に示す１つの命令語として表した。このＡＬＵの命令語
が命令語レジスタ４０にラッチされて実行のためにデコ
ーダ／コントロール部５０で制御信号を発生する時も状
態レジスタのＥフラグを参照する。若し、Ｅフラグが
‘０’（正論理である場合）であればこの命令語は２個
のレジスタ間演算となり、‘１’であれば１個のレジス
タと即値との演算となる。第１の場合は命令語の３番目
のビットから最下位のビットまでの４ビットを通じて１
６個のレジスタ中の１つを選択して目的レジスタ（ＩＲ
［７：４］）と演算を遂行し、その結果値は目的レジス
タに記録される。これに対して、第２の場合は目的レジ
スタとＥＲレジスタを参照して即値と合わせる。即ち即
値と演算を遂行しようとする時はまず拡張命令語を遂行
して所望する量をＥＲに移した後にＡＬＵの命令語を遂
行することである。この例を簡単な数式で示すと数３の
通りである。
ｅを除いた命令語はメモリにアクセスしない。そのた
め、ここで例に挙げる構造もこのようなＲＩＳＣの特徴
によってＡＬＵ演算は２類型に区分し、これを前記図８
に示す１つの命令語として表した。このＡＬＵの命令語
が命令語レジスタ４０にラッチされて実行のためにデコ
ーダ／コントロール部５０で制御信号を発生する時も状
態レジスタのＥフラグを参照する。若し、Ｅフラグが
‘０’（正論理である場合）であればこの命令語は２個
のレジスタ間演算となり、‘１’であれば１個のレジス
タと即値との演算となる。第１の場合は命令語の３番目
のビットから最下位のビットまでの４ビットを通じて１
６個のレジスタ中の１つを選択して目的レジスタ（ＩＲ
［７：４］）と演算を遂行し、その結果値は目的レジス
タに記録される。これに対して、第２の場合は目的レジ
スタとＥＲレジスタを参照して即値と合わせる。即ち即
値と演算を遂行しようとする時はまず拡張命令語を遂行
して所望する量をＥＲに移した後にＡＬＵの命令語を遂
行することである。この例を簡単な数式で示すと数３の
通りである。
【００５９】
【数３】 第４に、分岐命令語の場合を例とする。このために図９
に示す分岐命令語を定義する。分岐命令語には多様な種
類があり得るが、ここでは図９に示すようにプログラム
カウンタ関連（ＰＣ Relative）分岐命令語を例として
使用する。この命令語が命令語レジスタ４０にラッチさ
れ実行のためにデコーダ／コントロール部５０で必要な
制御信号を発生する時もＥフラグを参照する。そこで、
もし‘０’であれば単にプログラムカウンタに符号を有
する８ビットを加える。即ち、現在のプログラムカウン
タで−５１２〜５１１までの範囲を分岐することができ
る。ここで、データの長さは８ビットであるが、範囲が
−５１２〜５１１である理由は、本実施例で採択された
構造が１６ビットの命令語を使用して８ビットのデータ
幅を有するメモリ４個を並列に連結したことを前提とし
たから、最下位のビットは意味がなくなり、従って実際
のオフセット値は最下位のビットを‘０’で満たすと９
ビットとなるためである。これに対して、‘１’であれ
ばプログラムカウンタにＥＲレジスタを参照してオフセ
ット値を加えて分岐しようとする有効アドレスを作る。
即ち、分岐しようとする住所が−５１２〜５１１の範囲
から外れる場合はまず拡張命令語を遂行して必要な量を
ＥＲレジスタに移しておいた後、分岐命令語を遂行して
必要なオフセットを得ることができるということであ
る。この場合を簡単な数式で表現すると数４の通りであ
る。
に示す分岐命令語を定義する。分岐命令語には多様な種
類があり得るが、ここでは図９に示すようにプログラム
カウンタ関連（ＰＣ Relative）分岐命令語を例として
使用する。この命令語が命令語レジスタ４０にラッチさ
れ実行のためにデコーダ／コントロール部５０で必要な
制御信号を発生する時もＥフラグを参照する。そこで、
もし‘０’であれば単にプログラムカウンタに符号を有
する８ビットを加える。即ち、現在のプログラムカウン
タで−５１２〜５１１までの範囲を分岐することができ
る。ここで、データの長さは８ビットであるが、範囲が
−５１２〜５１１である理由は、本実施例で採択された
構造が１６ビットの命令語を使用して８ビットのデータ
幅を有するメモリ４個を並列に連結したことを前提とし
たから、最下位のビットは意味がなくなり、従って実際
のオフセット値は最下位のビットを‘０’で満たすと９
ビットとなるためである。これに対して、‘１’であれ
ばプログラムカウンタにＥＲレジスタを参照してオフセ
ット値を加えて分岐しようとする有効アドレスを作る。
即ち、分岐しようとする住所が−５１２〜５１１の範囲
から外れる場合はまず拡張命令語を遂行して必要な量を
ＥＲレジスタに移しておいた後、分岐命令語を遂行して
必要なオフセットを得ることができるということであ
る。この場合を簡単な数式で表現すると数４の通りであ
る。
【００６０】
【数４】 以上多くの命令語の中、数種の代表的な類型の命令語で
拡張命令語がどのように適用され得るかを例を通して説
明した。ここで説明されてはいないが、オフセットや即
値を必要とする命令語もこれと同様な方法で拡張命令語
の適用ができ、この拡張できる量には制限がないと言え
る。
拡張命令語がどのように適用され得るかを例を通して説
明した。ここで説明されてはいないが、オフセットや即
値を必要とする命令語もこれと同様な方法で拡張命令語
の適用ができ、この拡張できる量には制限がないと言え
る。
【００６１】次に、拡張命令語が遂行される時例外が発
生するとどのように処理されるかについて説明する。こ
の時考慮すべき問題は、(1) 拡張命令語の遂行中に例外
が発生する場合その状態を例外処理が終わった後までに
どのように維持するか、(2)既に移しておいたオフセッ
トや即値をどのように例外処理の後に復元するか、の２
つである。前述したように、本発明はこの問題を解決す
るためにＥフラグとＥＲレジスタを使用する。そしてこ
れを実現するための例として、図４に示すようにＳＰＲ
レジスタファイル内にＥＲレジスタを置き、また状態レ
ジスタ内の１ビットを割当ててＥフラグとして使用す
る。勿論、これは本発明のハードウェアで実現するため
の多くの方法中で説明の容易さのために簡略に示した一
例である。
生するとどのように処理されるかについて説明する。こ
の時考慮すべき問題は、(1) 拡張命令語の遂行中に例外
が発生する場合その状態を例外処理が終わった後までに
どのように維持するか、(2)既に移しておいたオフセッ
トや即値をどのように例外処理の後に復元するか、の２
つである。前述したように、本発明はこの問題を解決す
るためにＥフラグとＥＲレジスタを使用する。そしてこ
れを実現するための例として、図４に示すようにＳＰＲ
レジスタファイル内にＥＲレジスタを置き、また状態レ
ジスタ内の１ビットを割当ててＥフラグとして使用す
る。勿論、これは本発明のハードウェアで実現するため
の多くの方法中で説明の容易さのために簡略に示した一
例である。
【００６２】
【発明の効果】上述した本発明によると多くのＭＣＵが
そうであるように、例外が発生すると例外処理に先立っ
て現在のプログラムの流れを忘れないために数種の要素
をスタック領域に貯蔵する。本実施例の構造もプログラ
ムカウンタの値と状態レジスタの値とをスタック領域に
貯蔵する。そのため、例外処理の後にプログラムカウン
タと状態レジスタの値とを返された時Ｅフラグ値を参照
すると拡張命令語が遂行中である時例外が発生する場合
その状態を維持することができ、またＥＲレジスタをソ
フトウェア的に接近可能として例外処理の前にこれを同
様に、スタック領域に移しておくことができるように
し、例外処理の後にスタックからＥＲ値を復元させるこ
とによって２つの問題を解決できる。
そうであるように、例外が発生すると例外処理に先立っ
て現在のプログラムの流れを忘れないために数種の要素
をスタック領域に貯蔵する。本実施例の構造もプログラ
ムカウンタの値と状態レジスタの値とをスタック領域に
貯蔵する。そのため、例外処理の後にプログラムカウン
タと状態レジスタの値とを返された時Ｅフラグ値を参照
すると拡張命令語が遂行中である時例外が発生する場合
その状態を維持することができ、またＥＲレジスタをソ
フトウェア的に接近可能として例外処理の前にこれを同
様に、スタック領域に移しておくことができるように
し、例外処理の後にスタックからＥＲ値を復元させるこ
とによって２つの問題を解決できる。
【図１】本発明の実施例による中央処理装置を示す図。
【図２】中央処理装置のパイプラインの動作を説明する
図。
図。
【図３】パイプラインのタイミングダイアグラムで命令
語フェッチとデコーディングの実行を示す図。
語フェッチとデコーディングの実行を示す図。
【図４】状態レジスタ（ＳＲ）に拡張フラグがセッティ
ングされた命令語フォーマットを示す図。
ングされた命令語フォーマットを示す図。
【図５】拡張命令語の一例を示す図。
【図６】拡張命令語の一例を示す図。
【図７】拡張命令語の一例を示す図。
【図８】拡張命令語の一例を示す図。
【図９】拡張命令語の一例を示す図。
【図１０】従来技術による中央処理装置を示す図。
１０ データラッチ部 ２０ プレ命令語レジスタ ３０ プレデコーダ ４０ 命令語レジスタ ５０ デコーダ／コントロール部 ６０ 演算処理部 ７０ 乗算器／除算器 ８０ レジスタファイル ９０ アドレス発生部
Claims (19)
- 【請求項１】接近速度の速い小規模記憶装置であるレジ
スタの集合であるレジスタファイルと、前記レジスタフ
ァイルと接続されて情報を送受信する通路である内部バ
スと、前記内部バスに連結されており外部バスを連結す
る外部バスバッファと、前記内部バスに連結されており
演算機能を遂行する機能ブロックと、前記内部バスに連
結されており遂行中の命令語を記憶する命令レジスタ
と、前記命令レジスタに連結されており命令語を解析し
て前記レジスタファイルと前記内部バスと前記外部バス
バッファと前記機能ブロックと前記命令レジスタとに制
御信号を発生するデコーダ／コントロール部とから構成
され、 前記レジスタファイルは、ユーザプログラムがアクセス
可能で演算原始データや演算結果データを貯蔵し、かつ
前記演算データを記憶しているメモリのアドレスを記憶
する汎用レジスタと、ユーザプログラムがアクセス可能
で中央処理装置の動作に必要な情報を記憶する特殊レジ
スタと、ユーザプログラムがアクセス不可能で中央処理
装置の動作に必要な特殊な機能や演算の中間過程を記憶
する内部レジスタとから構成されており、 前記特殊レジスタの一種であり進行しているプログラム
が貯蔵されているメモリアドレスを記憶するプログラム
カウンタを有し、前記プログラムカウンタが指定するプ
ログラムアドレスが前記内部バスに出力され、前記内部
バスに出力されたプログラムアドレスが前記外部バスバ
ッファを介してプログラムを記憶している外部メモリの
アドレスに出力され、前記方法により指定された外部メ
モリから命令語が読み出されて前記外部バスバッファを
介して前記内部バスに連結され、前記命令語が前記命令
レジスタに貯蔵されて前記デコーダ／コントロール部で
前記制御信号を発生し、 前記命令レジスタに貯蔵されて前記デコーダ／コントロ
ール部で解析される前記命令語は、動作を指定するＯＰ
コードフィールドのみで構成されるかまたは、前記ＯＰ
コードフィールドと動作の作用を受けるオペランドフィ
ールドとから構成され、前記ＯＰコードフィールドと前
記オペランドフィールドとは２進数ビットから構成さ
れ、前記オペランドフィールドは前記命令語の種類に応
じ、メモリアドレスを表すアドレスオペランド、前記汎
用レジスタまたは前記特殊レジスタに記憶されたメモリ
アドレスからのオフセットを表すオフセットオペランド
及び／または演算、メモリアドレスまたは制御に使用さ
れるための即値を表す即値オペランドを解析して実行す
る通常の中央処理装置において、 前記特殊レジスタの一種でユーザプログラムがアクセス
可能な拡張レジスタをさらに含み、 前記拡張レジスタに拡張データを記憶する動作を表すＯ
Ｐコードと即値オペランドフィールドとから構成された
命令語を、前記デコーダ／コントロール部で解析して即
値オペランドフィールドを記憶させる動作を遂行し、 前記ＯＰコードとＯＰコードが必要とする前記オペラン
ドフィールドの一部分とから構成される基本命令語の前
記一部分オペランドフィールドは、前記拡張レジスタに
記憶された前記拡張データと連結されて完全なオペラン
ドを有する命令語を構成し、前記デコーダ／コントロー
ル部で解析されて実行されることを特徴とする、拡張命
令語を有する中央処理装置。 - 【請求項２】前記拡張レジスタの長さは前記汎用レジス
タの長さと同一であるか、または短いことを特徴とす
る、請求項１に記載の拡張命令語を有する中央処理装
置。 - 【請求項３】前記拡張レジスタに前記拡張データを記憶
する前記命令語を遂行すると状態が変更され、かつユー
ザプログラムがアクセス可能なビットから構成される拡
張フラグをさらに含むことを特徴とする、請求項２に記
載の拡張命令語を有する中央処理装置。 - 【請求項４】前記拡張レジスタに記憶された前記拡張デ
ータを連結して前記オペランドフィールドを形成する前
記基本命令語が遂行されると、前記拡張フラグの状態を
変更することを特徴とする、請求項３に記載の拡張命令
語を有する中央処理装置。 - 【請求項５】前記拡張フラグの状態に応じ、前記基本命
令語が有する前記一部分オペランドを正の整数または２
の補数と見て拡張して前記オペランドを形成するか、前
記拡張レジスタに記憶された拡張データと前記一部分オ
ペランドとを連結して前記オペランドを形成することを
特徴とする、請求項４に記載の拡張命令語を有する中央
処理装置。 - 【請求項６】前記拡張レジスタに記憶された前記拡張デ
ータを連結して前記オペランドフィールドを形成する前
記基本命令語が遂行されると前記拡張レジスタに一定の
データを記憶させることを特徴とする請求項２に記載の
拡張命令語を有する中央処理装置。 - 【請求項７】前記拡張レジスタに記憶された拡張データ
の値に基づいて、前記基本命令語が有する前記一部分オ
ペランドを正の整数または２の補数と見て拡張して前記
オペランドを形成するか、前記拡張レジスタに記憶され
た拡張データと前記一部分オペランドとを連結して前記
オペランドを形成することを特徴とする、請求項６に記
載の拡張命令語を有する中央処理装置。 - 【請求項８】前記拡張レジスタに前記拡張データを記憶
する前記命令語の即値オペランドフィールドの長さが前
記拡張レジスタの長さより小さく、前記拡張レジスタに
前記拡張データを記憶する命令語は、前記拡張フラグの
状態に応じ、即値オペランドを正の整数または２の補数
と見て拡張レジスタの長さだけ拡張して前記拡張レジス
タに貯蔵するか、前記拡張レジスタに記憶された拡張デ
ータを即値オペランドの長さだけ左側に移動させて即値
オペランドを連結して拡張データを形成し、前記拡張レ
ジスタに貯蔵する機能を有することを特徴とする、請求
項４に記載の拡張命令語を有する中央処理装置。 - 【請求項９】前記拡張フラグの状態に応じ、前記基本命
令語が有する前記一部分オペランドを正の整数または２
の補数と見て拡張して前記オペランドを形成するか、前
記拡張レジスタに記憶された拡張データと前記一部分オ
ペランドとを連結して前記オペランドを形成することを
特徴とする、請求項８に記載の拡張命令語を有する中央
処理装置。 - 【請求項１０】前記拡張レジスタに前記拡張データを記
憶する前記命令語の即値オペランドフィールドの長さが
前記拡張レジスタの長さより小さく、前記拡張レジスタ
に前記拡張データを記憶する命令語は、前記拡張レジス
タに貯蔵されている前記拡張データに基づいて、即値オ
ペランドを正の整数または２の補数と見て拡張レジスタ
の長さだけ拡張して前記拡張レジスタに貯蔵するか、前
記拡張レジスタに記憶された拡張データを即値オペラン
ドの長さだけ左側に移動させて即値オペランドを連結し
て拡張データを形成し、前記拡張レジスタに貯蔵する機
能を有することを特徴とする請求項６に記載の拡張命令
語を有する中央処理装置。 - 【請求項１１】接近速度の速い小規模記憶装置であるレ
ジスタの集合であるレジスタファイルと、前記レジスタ
ファイルと接続されて情報を送受信する通路である内部
バスと、前記内部バスに連結されており外部バスを連結
する外部バスバッファと、前記内部バスに連結されてお
り演算機能を遂行する機能ブロックと、前記内部バスに
連結されており遂行中の命令語を記憶する命令レジスタ
と、前記命令レジスタに連結されており命令語を解析し
て前記レジスタファイルと前記内部バスと前記外部バス
バッファと前記機能ブロックと前記命令レジスタとに制
御信号を発生するデコーダ／コントロール部とから構成
され、 前記レジスタファイルは、ユーザプログラムがアクセス
可能で演算原始データ，演算結果データまたは前記演算
データが記憶されているメモリアドレスを記憶する汎用
レジスタと、ユーザプロクラムがアクセス可能で中央処
理装置の動作に必要な情報を記憶する特殊レジスタと、
ユーザプログラムがアクセス不可能で中央処理装置の動
作に必要な特殊な機能や演算の中間過程を記憶する内部
レジスタとから構成されており、 前記特殊レジスタの一種であり進行しているプログラム
が貯蔵されているメモリアドレスを記憶するプログラム
カウンタを有し、前記プログラムカウンタが指定するプ
ログラムアドレスが前記内部バスに出力され、前記内部
バスに出力されたプログラムアドレスが前記外部バスバ
ッファを介してプログラムを記憶している外部メモリの
アドレスに出力され、前記方法により指定された外部メ
モリから命令語が読み出されて前記外部バスバッファを
介して前記内部バスに連結され、前記命令語が前記命令
レジスタに貯蔵されて前記デコーダ／コントロール部で
前記制御信号を発生し、 前記命令レジスタに貯蔵されて前記デコーダ／コントロ
ール部で解析される前記命令語は、動作を指定するＯＰ
コードフィールドのみで構成されるかまたは前記ＯＰコ
ードフィールドと動作の作用を受けるオペランドフィー
ルドとから構成され、前記ＯＰコードフィールドと前記
オペランドフィールドとは２進数ビットから構成され、
前記オペランドフィールドは、前記命令語の種類に応
じ、メモリアドレスを表すアドレスオペランド、前記汎
用レジスタまたは前記特殊レジスタに記憶されたメモリ
アドレスからのオフセットを表すオフセットオペランド
及び演算、メモリアドレスまたは制御に使用するための
即値を表す即値オペランドを解析して実行する通常の中
央処理装置において、 前記特殊レジスタの一種でユーザプログラムがアクセス
可能な拡張レジスタをさらに含み、 前記拡張レジスタは、拡張データフィールドと中央処理
装置の動作に必要な情報や、フラグ及びその外のフィー
ルドとから構成され、 前記拡張レジスタの拡張データフィールドに拡張データ
を記憶する動作を表すＯＰコードと即値オペランドフィ
ールドとから構成された命令語を、前記デコーダ／コン
トロール部で解析し、即値オペランドフィールドを拡張
レジスタの拡張データフィールドに記憶させる動作を遂
行し、 前記ＯＰコードとＯＰコードが必要とする前記オペラン
ドフィールドの一部分とから構成される基本命令語の前
記一部分オペランドフィールドは、前記拡張レジスタの
拡張データフィールドに記憶された前記拡張データと連
結されて完全なオペランドを有する命令語を構成し、前
記デコーダ／コントロール部で解析されて実行されるこ
とを特徴とする拡張命令語を有する中央処理装置。 - 【請求項１２】前記拡張レジスタの拡張データフィール
ドに前記拡張データを記憶する前記命令語を遂行すると
状態が変更され、ユーザプログラムがアクセス可能なビ
ットから構成される拡張フラグをさらに含むことを特徴
とする、請求項１１に記載の拡張命令語を有する中央処
理装置。 - 【請求項１３】前記拡張レジスタの拡張データフィール
ドに記憶された前記拡張データを連結して前記オペラン
ドフィールドを形成する前記基本命令語が遂行される
と、前記拡張フラグの状態を変更することを特徴とする
請求項１２に記載の拡張命令語を有する中央処理装置。 - 【請求項１４】前記拡張フラグの状態に応じ、前記基本
命令語が有する前記一部分オペランドを正の整数または
２の補数と見て拡張して前記オペランドを形成するか、
前記拡張レジスタの拡張データフィールドに記憶された
拡張データと前記一部分オペランドとを連結して前記オ
ペランドを形成することを特徴とする請求項１３に記載
の拡張命令語を有する中央処理装置。 - 【請求項１５】前記拡張レジスタの拡張データフィール
ドに記憶された前記拡張データを連結して前記オペラン
ドフィールドを形成する前記基本命令語が遂行される
と、前記拡張レジスタの拡張データフィールドに一定の
データを記憶させることを特徴とする、請求項１１に記
載の拡張命令語を有する中央処理装置。 - 【請求項１６】前記拡張レジスタの拡張データフィール
ドに記憶された拡張データの値に基づいて、前記基本命
令語が有する前記一部分オペランドを正の常数や２の補
数と見て拡張して前記オペランドを形成するか、前記拡
張レジスタの拡張データフィールドに記憶された拡張デ
ータと前記一部分オペランドとを連結して前記オペラン
ドを形成することを特徴とする、請求項１５に記載の拡
張命令語を有する中央処理装置。 - 【請求項１７】前記拡張レジスタの拡張データフィール
ドに前記拡張データを記憶する前記命令語の即値オペラ
ンドフィールドの長さが前記拡張レジスタの拡張データ
フィールドの長さより小さく、前記拡張レジスタの拡張
データフィールドに前記拡張データを記憶する命令語
は、前記拡張フラグの状態に応じ、即値オペランドを正
の整数または２の補数と見て拡張データフィールド長さ
だけ拡張して前記レジスタの拡張データフィールドに貯
蔵するか、前記拡張レジスタの拡張データフィールドに
記憶された拡張データを即値オペランド長さだけ左側に
移動させて即値オペランドを連結して拡張データを形成
し、前記拡張レジスタの拡張データフィールドに貯蔵す
る機能を有することを特徴とする、請求項１３に記載の
拡張命令語を有する中央処理装置。 - 【請求項１８】前記拡張フラグの状態に応じ、前記基本
命令語が有する前記一部分オペランドを正の整数または
２の補数と見て拡張して前記オペランドを形成するか、
前記拡張レジスタの拡張データフィールドに記憶された
拡張データと前記一部分オペランドとを連結して前記オ
ペランドを形成することを特徴とする、請求項１７に記
載の拡張命令語を有する中央処理装置。 - 【請求項１９】前記拡張レジスタの拡張データフィール
ドに前記拡張データを記憶する前記命令語の即値オペラ
ンドフィールドの長さが前記拡張レジスタの拡張データ
フィールドの長さより小さく、前記拡張レジスタの拡張
データフィールドに前記拡張データを記憶する命令語
は、前記拡張レジスタの拡張データフィールドに貯蔵さ
れている前記拡張データに基づいて、即値オペランドを
正の整数または２の補数と見て拡張レジスタの拡張デー
タフィールド長さだけ拡張して前記拡張レジスタの拡張
データフィールドに貯蔵するか、前記拡張レジスタの拡
張データフィールドに記憶された拡張データを即値オペ
ランド長さだけ左側に移動させて即値オペランドを連結
して拡張データを形成し、前記拡張レジスタの拡張デー
タフィールドに貯蔵する機能を有することを特徴とす
る、請求項１５に記載の拡張命令語を有する中央処理装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049999A KR100322277B1 (ko) | 1998-11-20 | 1998-11-20 | 확장 명령어를 가진 중앙처리장치 |
| KR1998P49999 | 1998-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200196A true JP2000200196A (ja) | 2000-07-18 |
Family
ID=19559171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11326311A Pending JP2000200196A (ja) | 1998-11-20 | 1999-11-17 | 拡張命令語を有する中央処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6499099B1 (ja) |
| EP (1) | EP1003094B1 (ja) |
| JP (1) | JP2000200196A (ja) |
| KR (1) | KR100322277B1 (ja) |
| DE (1) | DE69918033T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142695A (ja) * | 1999-10-01 | 2001-05-25 | Hitachi Ltd | 記憶場所への定数のロード方法、宛先記憶場所への定数のロード方法、レジスタへの定数のロード方法、符号ビット数の決定方法、２進数の正規化方法、及びコンピュータシステム内の命令 |
| US6775414B1 (en) * | 1999-11-19 | 2004-08-10 | Ati International Srl | Variable-length code decoder |
| KR20010091132A (ko) * | 2000-03-13 | 2001-10-23 | 구자홍 | 마이크로 프로세서의 데이터 연산 처리기 |
| US7069422B2 (en) * | 2000-12-22 | 2006-06-27 | Modelski Richard P | Load-shift carry instruction |
| JP4542722B2 (ja) * | 2001-04-25 | 2010-09-15 | 富士通株式会社 | 命令処理方法 |
| US7783892B2 (en) | 2003-05-30 | 2010-08-24 | Privaris, Inc. | System and methods for assignation and use of media content subscription service privileges |
| US20060277396A1 (en) * | 2005-06-06 | 2006-12-07 | Renno Erik K | Memory operations in microprocessors with multiple execution modes and register files |
| JP5217431B2 (ja) * | 2007-12-28 | 2013-06-19 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
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- 1999-01-27 US US09/238,234 patent/US6499099B1/en not_active Expired - Lifetime
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- 1999-11-19 DE DE69918033T patent/DE69918033T2/de not_active Expired - Lifetime
- 1999-11-19 EP EP99309250A patent/EP1003094B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1003094A2 (en) | 2000-05-24 |
| EP1003094A3 (en) | 2002-09-25 |
| KR100322277B1 (ko) | 2002-03-08 |
| KR19990046225A (ko) | 1999-07-05 |
| DE69918033T2 (de) | 2005-01-27 |
| EP1003094B1 (en) | 2004-06-16 |
| US6499099B1 (en) | 2002-12-24 |
| DE69918033D1 (de) | 2004-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20041220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050809 |