KR100198416B1 - 이중화 제어시스템에서의 동기제어를 위한 동기신호 감시회로 - Google Patents

Abstract

본 발명은 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작 상태를 항상 동일하게 유지하기 위하여 독립적인 시스템 클럭을 기반으로 운용되는 이중화 제어시스템 구조에서 동기신호를 감시하는 장치에 관한 것이다.

본 발명은 자신의 프로세스 모듈에서 발생하는 내부 동기 요구신호와 다른 프로세스 모듈에서 발생하는 외부 동기 요구신호를 수신하는 동기요구신호 수신부, 및 동기 허용 시간의 조정을 위한 내부타이머 계수기부로 구성되며, 상기 동기요구신호 수신부를 통해 수신된 동기요구신호가 정해진 동기 허용 시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위하여 비교 제어신호를 활성화하고, 상기 동기 허용 시간 내에 동기가 이루어지지 않았을 경우에는 동기 이탈 신호를 발생하는 것을 특징으로 한다.

Description

이중화 제어시스템에서의 동기제어를 위한 동기신호 감시회로

제1도는 본 발명이 적용되는 이중화 제어시스템의 전체 구성을 나타내는 도면.

제2도는 동기제어 장치의 기능 블록도.

제3도는 본 발명에 따른 동기신호 감시회로의 블록도.

제4도는 본 발명에 따른 동기 요구신호 수신부의 상세 블록도.

제5도는 본 발명에 따른 내부 타이머 계수기부의 상세 블록도.

* 도면의 주요부분에 대한 부호의 설명

1, 1' : 프로세서 모듈 2, 2' : 메인프로세싱 유니트

3, 3' : 메인 메모리 4, 4' : 입출력 버스정합

5, 5' : 로컬버스 6, 6' : 동기제어장치

7 : 입출력 버스 8 : 입출력 제어 모듈

9, 9' : 시스템 클럭 21 : 입력신호 디코더부

22 : 동기시작 신호발생부 23 : 동기신호 감시부

24 : 프로세스번호 비교회로부 25 : 동기상태 레지스터

31 : 동기요구신호 수신부 32 : 내부타이머 계수기부

41 : 내외부 동기요구신호 검출부 42 : 첫 동기요구신호 래치부

43 : 다음 동기요구신호 래치부 51 : 타이머 계수기 셋팅 레지스터

52 : 감소 카운터 53 : 동기이탈신호 레지스터

본 발명은 이중화 제어시스템에서의 동기 제어를 위한 동기신호 감시회로에 관한 것으로, 특히 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작 상태를 항상 동일하게 유지하기 위하여 독립적인 시스템 클럭을 기반으로 운용되는 이중화 제어시스템 구조에서 동기신호를 감시하는 장치에 관한 것이다.

최근 마이크로 프로세서의 고성능화와 초고속 통신 링크의 공급으로 다양한 새로운 광대역 통신 서비스의 수요가 급격히 늘어남에 따라, 이러한 통신 서비스에 대한 고품질화가 기본적으료 요구된다.

이와 함께 각종 서비스를 제공하는 서버용 제어시스템은 물론, 교환 노드용 제어시스템에 있어서 고성능, 고신뢰성, 고가용성이 요구되며, 이러한 요구사항들을 만족하기 위해 제어 시스템 내의 단일점 고장에 의한 시스템 다운 및 서비스 중단 현상을 피할 수 있는 고장 감내 수단들이 적극 모색되어야 한다.

이러한 고장 감내 수단으로 가장 많이 사용되는 방법중의 하나로는 시스템 내의 중요한 기능에 대해서 이중 혹은 삼중의 리던던시(redundancy)를 두어 일시적인 하드웨어의 장애나 소프트웨어의 에러가 발생하더라도 주어진 업무를 성공적으로 계속 수행할 수 있도록 하는 기법들이 적용되고 있다.

기존의 통신 제어시스템에서는 고신뢰성을 구현하기 위해 핵심 처리부인 프로세서 모듈을 동일한 두 개의 모듈로 이중화하여 서비스 업무를 직접 수행하는 활성 모듈과, 활성 모듈의 고장에 대비한 대기 모듈 형태로 구성되어 운용되어 왔다.

대기 프로세서 모듈은 활성 모듈의 동작과는 달리 간단한 자체 진단, 활성 모듈의 요구에 대응하는 상태 응답, 활성 모듈내의 메모리 변경에 따른 수동적인 메모리 복사 등과 같은 간단한 업무를 수행하게 된다.

따라서 활성 모듈에 고장이 발생하여 대기 모듈이 그 역할을 인수하여 활성 모듈로 절체되며, 정상 동작중 활성 모듈의 변경된 데이터가 대기 모듈의 메모리에 백업되어 항상 동일한 메모리의 내용을 유지하도록 하고 있다.

이와 같은 이중화 구조가 갖는 단점으로는 정상 동작중에 발생하는 메모리 백업에 의한 오버헤드(overhead)와 두 모듈이 서로 상이한 상태로 동작됨에 따라 상용 실시간 운영체제의 적용이 어렵고, 고성능 프로세서에 적용시 성능 개선에도 구조적인 장해 요인으로 작용한다.

이에 따라 최근에는 이중화된 두 프로세서 모듈에 동일한 상용 운용 체제를 적용하여 동시에 병렬로 업무를 수행하면서 일정 시간 주기로 상호 동작을 비교하거나 동기 검사를 실시하여 각 프로세서 모듈의 동작이 일치성을 갖게하는 시스템 구조가 많이 검토되고 있다.

이러한 구조에서는 각 모듈의 동작이나 동기는 주요한 요소로서 이들이 일치하지 않을 경우, 프로세서 모듈 내에 장애가 발생한 것으로 간주하여 각 모듈별 자체 진단을 통해 해당 모듈의 고장을 조기에 발견함으로써 시스템 오동작에 의한 서비스 중단 시간을 줄이고, 시스템의 구조적인 큰 변화없이도 새로운 고성능 프로세서를 적용하여 시스템의 성능 개선을 용이하게 구현할 수 있다.

상기와 같이 동일한 구조의 두 프로세서 모듈에서 동시에 병렬로 일을 수행시킬 경우에 있어 일반적으로 두가지 구조의 동작 방법이 적용되고 있다.

즉, 두 프로세서 모듈에 공통 시스템 클럭을 공급하여 엄격하게 동일한 동작을 요구하는 경우와, 각 프로세서 모듈에 독립적인 시스템 클럭을 공급하여 일정 시간 범위 내에서 다소 융통성을 갖고 동일한 동작을 요구하는 경우로 분류될 수 있다.

전자의 경우에는 출력 데이터등의 비교에 의해 두 모듈간의 상호 동작을 엄격하게 감시하는 기법들이 적용되며, 후자의 경우에는 일정시간 간격으로 각 모듈의 동작 상태의 동기를 검사, 조정하는 방법이 적용되고 있다.

이들 방법에 대한 종래의 기술을 살펴보면, 비교적 낮은 주파수를 갖는 시스템 클럭을 기반으로 두 프로세서의 동작을 명령어 레벨에서 상호 비교하는 전자의 구조 형태로 제어 시스템의 이중화 구조에 적용되어 왔으나, 최근 수 백 MHz 이상의 시스템 클럭이 요구될 경우 시스템의 신뢰성을 고려하여 공통 클럭 자체의 이중화 회로가 매우 복잡해지고 설계 비용도 대폭 증가될 것으로 예상된다.

또한 후자의 구조 하에서 동기를 맞추는 종래의 방식에서는 비교적 저속의 범용 시리얼 통신채널을 통하여 일정 주기마다 소프트웨어의 지원 하에서 동기상태를 상호 검사하는 방법들이 많이 적용되어 왔다.

이 경우에도 고성능 프로세서가 응용되는 경우, 상기와 같은 종래의 방법으로는 두 프로세서 모듈간의 정확한 동기를 맞추기가 어려운 문제점을 안고 있다.

따라서 본 발명에서는 상기의 문제점을 해결하기 위해서 독립적인 시스템 클럭을 기반으로 동작하는 두 프로세서 모듈간의 동기 제어를 클럭 단위로 수행하는 엄격한 동기 검사 방식이 아니라 동기 검사 시간의 융통성을 갖도록 프로세스 단위로 동기를 검사하며, 비교적 간단한 하드웨어로 구성되고, 각 프로세서 모듈내의 동기제어장치 내에 설치되는 동기신호 감시회로를 제공하는 것을 그 목적으로 한다.

즉, 비교적 간단한 하드웨어로 구현이 가능한 동기 신호 감시회로를 통해 이중화된 프로세서 모듈들의 동기 상태를 검출하여, 동기 상태의 이탈 현상이 발생하면 즉각 진단 모드로 들어가서 임의의 프로세서 모듈 내의 장애를 감지하여 고장에 의한 오동작을 조기에 방지하도록 한다.

상기의 목적을 달성하기 위해서 본 발명은 별도의 시스템 클럭에 의해 동작되는 이중화 제어시스템 구조에서 프로세서 모듈 상호간의 동기 신호 검출을 위해서 각 프로세스 모듈 내에 설치되는 동기신호 감시장치에 있어서, 자신의 모듈에서 발생하는 내부 동기 요구신호와 다른 모듈에서 발생하는 외부 동기 요구신호를 수신하는 동기요구신호 수신부, 및 동기 허용 시간의 조정을 위한 내부타이머 계수기부로 구성되며, 상기 동기요구신호 수신부를 통해 수신된 동기요구신호가 정해진 동기 허용 시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위하여 비교 제어신호를 활성화하고, 상기 동기 허용 시간 내에 동기가 이루어지지 않았을 경우에는 동기 이탈 신호를 발생하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명이 적용되는 이중화로 구성되는 제어 시스템의 전체 구조를 도시한 도면으로서 메인 프로세싱 유니트(2, 2'), 메인 메모리(3, 3'), 입출력 버스정합부(4, 4')와 동기제어장치(6, 6')가 로컬 버스(5, 5')에 연결되어 구성되는 동일한 두 개의 프로세서 모듈(1, 1')는 각각 별도의 동일한 시스템 클럭(9, 9')을 기반으로 한 내부 메인 프로세싱 처리와, 입출력 버스정합부(4, 4')를 통해 역시 이중화된 입출력 버스에 연결되어 각종 입출력 제어 모듈들(8)을 제어하게 된다.

이때 두 프로세서 모듈은 각각 활성(엑티브) 프로세서 모듈과 대기(스탠바이) 프로세서 모듈로 동작된다.

이때, 활성 프로세서 모듈은 외부 처리를 위해 입출력 버스의 마스트로 동작되며, 대기 프로세서 모듈은 내부 처리는 활성 프로세서 모듈과 동일하게 수행하고, 외부 처리시 입출력 버스의 수신기능은 가능하나 송신기능은 물리적으로 차단된다.

각 프로세서 모듈은 정상 동작시에 각각 별도의 동일한 주파수를 갖는 시스템 클럭이 공급되어 동일한 소프트웨어에 의해 같은 일이 병렬로 동시에 수행된다.

따라서 정상 동작중의 두 프로세서 모듈은 항상 동일한 동작 상태를 유지하고 있으나, 독립된 시스템 클럭의 공급에 의해 미세한 위상차가 상존할 수 있다.

이러한 위상차는 정상 동작 모드에서 메인 프로세싱 유니트로부터 매 프로세스 생성시마다 동기요구신호와 해당 프로세스 번호(PID)가 자신의 동기제어장치와 상대 모듈의 동기제어장치로 각각 전달되어 본 발명에서 제안된 동기신호 감시부에 의해 일정한 범위를 만족할 경우 동기가 이루어진 것으로 판단되며, 각 프로세서 모듈의 동작이 서로 상이하거나 허용된 시간 범위 내에서 동기가 맞지 않으면 동기 오차 신호가 생성되어 메인 프로세싱 유니트로 인터럽트를 발생시킨다.

어느 한 프로세서 모듈이 고장난 경우나 단일 프로세서의 제어 하에서 서비스가 수행되는 경우에는 동기검사를 수행할 필요가 없다.

제2도는 제어 장치의 기능 블록도를 도시한 도면으로서 메인 프로세싱 유니트와 동기제어장치 간의 정합 기능을 지원하는 입력신호 디코더부(21), 동기신호 발생부(22), 동기신호 감시부(23), 프로세스 번호(PID) 비교부(24), 및 동기상태 레지스터부(25)로 구성된다.

입력신호 디코더부(21)는 로컬버스를 통해 메인 프로세싱 유니트로부터 공급되는 특정 어드레스를 디코딩하여 동기시작 요구 신호와 자신의 동기요구신호를 각각 발생시킨다.

동기시작 요구 신호는 활성 프로세서 모듈이 단일 동작 모드로 동작하다가 대기 프로세서 모듈로 하여금 정상 동작모드로 복구시키기 위해 상호 동작 상태를 최초로 일치시키고자 할 경우에 필요하며, 이것은 동기시작 신호 발생부를 통하여 자신의 모듈과 상대측 모듈로 동시에 송신하는 경우와 송신된 동기시작신호를 수신해서 바이패싱하는 기능을 모두 수용한다.

제3도는 본 발명이 수용되는 동기신호 감시부의 블록도로서 정상 동작모드에서 동기 상태를 검사하는 동기 제어장치의 핵심 기능으로 자신의 모듈에서 발생하는 내부 동기요구신호와 다른 모듈에서 발생하는 외부 동기요구신호를 수신하여 정해진 동기 허용시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위해 비교 제어신호(PID enable)를 활성화하고 시간안에 동기가 이루어지지 않았을 경우 동기이탈 신호를 발생하여 자기 진단 수행을 할 수 있도록 지원하며, 크게 동기요구신호를 수신하는 동기요구신호 수신부(31)와 동기 허용시간 조정을 위한 내부 타이머 계수기부(32)로 이루어진다.

제4도는 동기요구신호 수신부(31)의 상세 블록도로서 자신의 모듈에서 발생하는 내부 동기요구신호와 다른 모듈에서 발생되는 외부 동기 요구신호 중에서 먼저 발생하는 신호를 내·외부 동기요구신호 검출부(41)에서 검출하여 이를 래치시킨 후 허용된 시간 안에 다음 동기요구신호 검출을 위한 수단으로 내부 타이머 계수기를 동작시키기 위해 타이머 인에이블 신호를 내부 타이머 계수기부(32)로 전달한다.

정해진 동기허용시간 범위 내에 다음 동기요구신호가 수신되면 두 모듈 사이에 동기가 정상적으로 이루어진 것으로 판단하여 이를 래치시킨 후, 첫 동기요구신호 래치부(42)로 타이머 인에이블 신호의 비활성화를 위해 첫 동기요구신호 클리어를 전달하고 내부 타이머 계수기의 초기값을 재셋팅하기 위해 내부 타이머 계수기부(32)로 다음 동기요구 신호가 검출되었음을 알려준다.

첫 동기요구신호 클리어를 전달받은 래치부(42)는 동기가 정해진 시간 내에 이루어졌음을 알고 래치된 다음 동기요구신호를 복구하기 위해 래치부(43)로 다음 동기요구신호 클리어를 전달하고 프로세서번호 동일성 비교 제어신호(PID Enable)를 활성화한다.

프로세스 번호 비교 회로부(24)는 동기요구신호 수신부(31)에서 공급되는 PID Enable 신호를 이용하여 각 모듈로부터 제공되는 프로세스 번호를 비교함으로써 최종적으로 동기 상태가 정상임을 나타내는 동기 정상신호를 발생한다.

만일 프로세스 번호가 동일하지 않으면, PID 불일치 신호를 발생하여 궁극적으로 동기가 비정상임을 동기 오차 신호를 통해 메인 프로세싱 유니트로 알려준다.

정해진 동기허용시간 안에 다음 동기요구신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하며 내부 타이어 계수기부(32)에서 수신되는 시간 초과에 의한 첫 동기요구신호 클리어를 전달받아 래치된 첫 동기요구신호를 복구시킨다.

제5도는 내부 타이머 계수기부(32)의 상세 블록도로서 첫 동기요구신호 검출 후, 다음 동기요구신호를 검출하기 위해 사용되는 동기허용 시간을 조정하기 위한 부분으로 초기화될 때 타이머 계수기 셋팅 레지스터(51)를 이용하여 초기값이 설정되며 동기요구신호 수신부(31)에서 전달되는 활성화된 타이머 인에이블 신호에 의해 설정된 값에서부터 1씩 감소하는 감소 카운터(52)를 사용하여 카운터 값이 0이 될 때까지 동기요구신호 수신부(31)로부터 타이머 재셋팅 신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하여 레지스터(53)를 이용하여 동기이탈신호를 발생시켜 결과적으로 동기오차신호에 의한 메인 프로세싱 유니트로 인터럽트 소스를 제공하고 자기 진단을 수행하도록 지원하고 동기요구신호 수신부(31)로 시간 초과에 의한 첫 동기요구신호 클리어를 보내어 래치된 동기요구신호를 복구시킨다.

상기와 같이 구성되어 동작하는 본 발명은 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리 시스템, 및 비동기 전송모드 교환시스템 등의 제어시스템에 적용되어, 프로세서 모듈의 이중화시 비교적 저렴하고 간단하게 구현함으로써 시스템의 신뢰성 및 가용성을 실현할 수 있다.

또한 본 발명이 적용되는 이중화 구조에서 각 프로세서 모듈은 개별 시스템 클럭에 의해 거의 독립적으로 동작됨으로 상용 운영체제의 수용은 물론, 고성능 메인 프로세싱 유니트의 수용이 용이하므로 종래의 고장감내 시스템이 갖는 종속적인 고유한 운영체제의 적용에 따른 시스템의 성능 개선이나 소프트웨어의 호환성 부족 등의 제약성을 상당히 보완하는 효과를 갖는다.

Claims (3)

1. 별도의 시스템 클럭에 의해 동작되는 이중화 제어 시스템 구조에서 프로세스 모듈 상호간의 동기 신호 검출을 위해서 각 프로세스 모듈 내에 설치되는 동기신호 감시장치에 있어서, 자신의 모듈에서 발생하는 내부 동기 요구신호와 다른 모듈에서 발생하는 외부 동기 요구신호를 수신하는 동기요구신호 수신부, 및 동기 허용 시간의 조정을 위한 내부타이머 계수기부로 구성되며, 상기 동기요구신호 수신부를 통해 수신된 동기요구신호가 정해진 동기 허용 시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위하여 비교 제어신호를 활성화하고, 상기 동기 허용 시간 내에 동기가 이루어지지 않았을 경우에는 동기 이탈 신호를 발생하는 것을 특징으로 하는 동기신호 감시장치.
2. 제1항에 있어서, 상기 동기요구신호 수신부는 자신의 모듈에서 발생하는 내부 동기요구신호와 다른 모듈에서 발생되는 외부 동기요구신호를 검출하는 내외부 동기요구신호 검출부; 상기 내외부 동기요구신호 검출부에서 먼저 검출된 동기요구신호를 래치하는 첫 동기 요구신호 래치부; 및 상기 내외부 동기요구신호 검출부에서 나중에 검출된 동기요구신호를 래치하는 다음 동기요구신호 래치부로 구성되며, 상기 첫 동기요구신호 래치부에 동기요구신호가 래치된 후, 허용된 시간 내에 다음 동기요구신호 검출을 위한 수단으로 내부 타이머 계수기를 동작시키기 위하여 상기 내부 타이머 계수기부로 타이머 인에이블 신호를 전달하고, 소정의 동기허용시간 내에 다음 동기요구신호가 상기 내외부 동기요구신호 검출부에 수신되면 이를 상기 다음 동기요구신호 래치부에 래치시킨 후, 상기 첫 동기 요구신호 래치부로 타이머 인에이블 신호의 비활성화를 위해 첫 동기요구신호 클리어를 전달하며, 상기 내부 타이머 계수기부의 초기값을 재셋팅하기 위해 상기 내부 타이머 계수기부로 다음 동기요구신호가 검출되었음을 알려주고, 첫 동기요구신호 클리어를 전달받은 상기 첫 동기요구신호 래치부는 동기가 정해진 시간 내에 이루어졌음을 알고 래치된 다음 동기요구신호를 복구하기 위해 상기 다음 동기요구신호 래치부로 다음 동기요구 신호 클리어를 전달하고 프로세스 번호 동일성 비교제어 신호를 활성화하며, 소정의 동기허용시간 내에 다음 동기요구신호가 상기 내외부 동기요구신호 검출부에 수신되지 않으면 상기 내부 타이머 계수기부에서 수신되는 시간 초과에 의한 첫 동기요구신호 클리어를 상기 첫 동기요구신호 래치부로 전달하여 래치된 첫 동기요구신호를 복구하는 것을 특징으로 하는 동기신호 감시장치.
3. 제1항에 있어서, 상기 내부타이머 계수기부는 첫 동기요구신호 검출후에 다음 동기요구신호를 검출하기 위해 사용되는 동기허용시간을 조정하기 위하여 초기화되는 타이머 계수기 셋팅 레지스터; 상기 동기요구신호 수신부에서 전달되는 활성화된 타이머 인에이블 신호에 의해 상기 타이머 계수기 셋팅 레지스터에 설정된 값을 감소시키는 감소 카운터; 및 상기 감소 카운터의 값이 소정의 값이 될 때까지 상기 동기요구신호 수신호로부터 타이머 재셋팅 신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하여 동기이탈신호를 발생하는 동기이탈신호 래지스터로 구성된 것을 특징으로 하는 동기신호 감시장치.