JPS60116043A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はデータ処理装置に関する。

〔従来技術〕

従来のデータ処理装置ａｉ−Ｆｉ、第１図（ａ）に示す
ように、複数の信号線からなるバス１１１を介して情報
の授受を行なう復縁の機能ユニッ）　１０１，１０２゜
１０３および１０４と、機能ユニット１０２および１０
３にそれぞれ接続される制御記憶回路または一時記憶回
路１０５Ｊ−よび１０６とがら構成され、機能ユニット
１０２と１０３とは全く同じ内部機能を有しており、機
能ユニット１０３は機能ユニッ）　１０２がバス１１１
にデータを出力するタイミングでバス１１１のデータを
入力し、自機能ユニッ）Ｘ内のデータとの一致を照合す
ることによシ機能ユニット１ｏ２の動作を保証している
。また、照合用の機能ユニットと通常の機能ユニットと
は切換え機能を設けることによシ共通な構成の機能ユニ
ットを用いることができる。

すなわち、第１図（ｂｌにおいて、データ処理部１２１
および１４１１ｄ同一のデータ処理を行ない、制御部１
２２および１４２はデータ処理部１２１および１４１の
制御を行なう。制御部１２２および１４２からの出力信
号線１２９および１４９はそれぞれドライバ回路１２４
および１４４を活性化するために設けられている。信号
線１３１および１５１は各↑良能ユニットが通常の機能
ユニットとして動作さ硝るか照合用機能ユニットとして
動作させるかを決めるために設けられておシ、ここでは
５機能ユニット１０２を通常の機能ユニットとして動作
させるために信号線１３１に論理”■＃°が与えらｔＬ
１機能機能ユニット１０３合用機能ユニットとして１０
１作させるた＾うζ信号線１５１に論理１０″を与えで
あるものとす５ｏ従って、機能ユニット１０２において
は、制御部１２２からのデータ出力指示信号が信号線１
２９およびアンド（論理積）回路１２３を介してドライ
バ回路１２４に与えられ、回路１２４を活性化するため
、制御部１２２の指示通シにデータ処理部１２１からの
データをバス１１１に出力することができる。

一方、機能ユニット１０３においては、制御部１４２か
らのデータ出力指示信号は信号＋ｖＩ！　］　４９に与
えられるがアンド回路１４３をｔＦ１＋　過する仁とは
できず、ドライバ回路１４４は活性化されないのでバス
１１１にデータを出力することはない。しかし、レシー
バ回路１４５は常にバス１１１からのデータを受信し、
データ処理部１４１および比較回路１４６にその受信デ
ータを渡しているので、データ処理部１４１はデータ処
理部１２１と同じ動作状態を保てる。

すなわち、正常時には、データ処理部１４１がらの出力
信号線１５０のデータとデータ処理ブロック１２１から
の出力信号線１３０のデータとは同じ論理値を示す。比
較回路１４６はバス１１１からのデータとデータ処理部
１４１からの出カ４ｈ号線１５０に出力されるデータと
を比較し、両者が一致するときに論理″１＃を出力する
。比較回路１４６の出方信号はインバータ回路１４８に
ょシその値が反転される。

すなわち、その出力は上述の２つのデータが不一致のと
き１＃　となる。機能ユニット１０２および１０３のデ
ータ処理動作の結果を正しく比較するためには機能ユニ
ット１ｏ２がデータをバス１１１に出力するときにその
データを機能ユニッ）　１０３内のデータと比較するよ
うにしなりればならない。そのためには、制御部１４２
からの出力信号が論理値“１”になるときにインバータ
回路１４８の出力信号を有効とすればよいので、アンド
回路１４７で信号線１４９の信号とインバータ回路１４
８からの出力信号との論理積をとったものが不一致を検
出する信号となる。すなわち、アンド回路１４７の出力
信号の値が論理″′０＃々ら不一致は生じていないが、
論理″′１”になると不一致が生じていることを示す。

なお、第１図（ａ）では、機能ユニット１０２および１
０３の外部との接続信号線としてバス１１１だけしか図
示していないが通常、パス以外にも外部に接続される信
号線が存在しておシ、こ扛らもバス１１１と同様に同様
の回路によシニ重照合チェックを行なうことができる。

このようにして、ユニット１０２とこれに接続される制
御記憶回路または一時記憶回路１０５の誤動作を検出す
ることができるが、このような構成では、機能ユニット
と制御記憶回路または一時記憶回路とを完全に二重化し
なけ扛ばならないため装置がそれだけ大きく、かつ高価
になる。また、胆動作の検出が、外部にデータまたは制
御信号を出力するときに限られるため、アドレスバス１
１２または］１４に出力される番地情報の工２−による
誤動作の場合には、誤動作原因の発生時点と誤動作の検
出時点とに時間のずれが生じ、原因の究明が困＃になる
という欠点がある。

第２図はこのような欠点を解決できる他の従来のデータ
処理装置を示す。第２図においては、機能ユニット２０
１，２０２．２０３および２０４がそれぞれ第１図の機
能ユニット１０１，１０２，１０３およ共有している。

この装置では、ユニッ）２０２からアドレスバス２１２
に出力される番地情報は回路２０５に与えられるととも
にユニット２０３にも供給されておシ、ユニット２０３
内で比較を行なうことにより番地情報エラーの検出も行
なっているため、誤動作原因の発生時点と誤動作の検出
時点との時間ずれの問題が解消され、制御記憶回路また
は一時記憶回路も１つでよい。しかしながら、この装置
では、機能ユニット２０２からの出力信号の分配先が機
能ユニット２０３と制御記憶回路または一時記憶回路２
０５との二種類となるため、信号の遅延時間が増加し、
性能が低下する。また、制御記憶回路または一時記憶回
路２０５へのアドレスバス２１２の内容を照合チェック
するための回路がユニット２０３内に余分に必要になる
という欠点がある。

高性能でかつ誤動作原因の解析も容易なデータ処理装置
を提供することにある。

〔発明の構成〕

本発明の装置は、データバスと、該データバスからデー
タを受信する機能、処理を実行する機能および前記デー
タバスに処理結果を出力する機能を有する第１の機能ユ
ニットと、該第１の機能ユニットと同一の処理を実行す
る機能、前記第１の機６トユニツトが前記データバスに
出力する出力データを受信する機能および自機能ユニッ
トが生成したデータと前記出力データとを比較する機能
を有する第２の機能ユニットと、第１のピット群と第２
のビット群と誤シ検出符号または誤シ訂正符号とをそれ
ぞれ含む複数のデータを格納した記憶ユニットと、前記
第１（または第２）の機能ユニットからの番地情報に対
応する前記記憶ユニット内の番地の前記データのうちの
第１のビット群と前記第２（または第１）の機能ユニッ
トからの番地情報に対応する番地の前記データのうちの
第２のビット群および符号とを受信しこの受信したデー
タが持つ前記符号によシ誤シ検出を行なう誤）検出手段
とを備えている。

〔実　施　例〕

次に本発明について図面を参照して詳細に説明する０ 第３図を参照すると、本発明の一実施例は、バス３１１
と、機能ユニット３０１，３０２．３０３および３０４
と、機能ユニッ）　３０２および３０３が共有する読出
し専用制御記憶回路３０５とから構成される０機能ユニ
ー７）３０２と３０３との関係は、」、１図に示した機
能ユニット１０２と１０３との関係と全く同じである。

すなわち、内部の機能は互いに全く同じであるがバス３
１１への出力は機能ユニット３０２だけが行ない、この
とき、機能ユニット３０３はバス３１１からのデータと
内部で生成したデータとを照合チェックし、不一致が検
出された場合にはそれを報告する信号線を論理″′１″
′にする。

制御記憶回路３０５は機能ユニットから番地情報を受信
して対応する番地から機能情報にデータケ送るものであ
る。制御記憶回路３０５に記憶されるデータには、公知
のパリティピットか誤シ訂正符号を付加して格納する。

番地情報はアドレスバス３１２および３１４を介して機
能１ニット３０２および３０３の両方から供給される。

回路３０５から読み出されるデータの一部は、ユニット
３０２からの番地情報で指定された番地のデータの一部
からなり、前記読み出されるデータの残りの部分は、ユ
ニット３０３からの番地情報で指定された番地のデータ
の対応する一部からなる。

次にパリティ・ビットを付加したデータについて詳細に
説明する。制御記憶回路から読み出される１ピツトのデ
ータ値をびで表すとする。ことで、Ｓはそのビットを選
択した番地情報の供給元ε の機能ユニットに対応させ、Ｓ＝Ｏな４機能ユニＳ＝１
なら機能ユニット３０３からの番地情報によって指定さ
れた番地から読み出−されたビットであることを表わす
。ｌは個々のビット識別のためのビット番号である。こ
のような番地情報の供給によシ制御記憶回路３０５から
読み出される９ビツトのデータ（１ピツトのパリティを
含む）は以下の例のように表現される。

θビット目のデータ＝　Ｄ １ビツト目のデータ＝　Ｄ ２ビツト目のデータ＝Ｄ： ３ビ・ソト目のデータ＝　Ｄ。

４ビツト目のデータ＝Ｄ。

５ビツト目のデータ”　Ｄｅ ′　６ビツト目のデータ＝Ｄ。

７ビツト目のデータ＝Ｄ７ ８ビツト目のデータ処理部 機能ユニット３０２および３０３が共に正常で同じ番地
情報を制御記憶回路３０５に供給しているならば制御記
憶回路内で誤動作がない限シバリテイチェックの結果は
エラーなしとなる。機能ユニット３０２と３０３とが異
なる番地情報を供給した場合には、読み出されたデータ
の０〜４ビツト目と５〜８ビツト目とは互いに異なる番
地から読み出されたビット群となり、従って、各ビット
の値がランダムに１０＃マたは′１”になっているとす
れば、１／２の確率でパリティ不一致となる。よって、
読み出したデータを機能ユニット３０２および３０３で
パリティチェックすることによシ供給した番地情報の不
一致も検出できることになる。パリティビットを含めた
複数ビットのデータがｎ個あシ、−タのバリティ不一致
が１７２の確率で起シ、従って、ｎ個のデータのパリテ
ィが一致する確率は１／２ｎ　となシ、ｎの増加と共に
確率は小さくなる。すなわち、データ数が増加すれば幾
何級数的に番地情報の異常の検出率は上る。誤り訂正符
号を付加したデータの場合にも同様にビット位置によっ
て番地情報の供給元を変えるように構成することによシ
番地情報の異常を誤シ訂正符号のチェックで検出するこ
とができる。

本実施例では、番地情報の分配先が少なくなるため制御
記憶回路へのアクセス時間が速くなる。

これまでの説明では読出し専用制御記憶回路３０５を用
いているが、データ、を一時的に記憶する読出しおよび
書込み可能な一時記憶回路を用いてもよい。この場合、
書込みアドレスエラーによる誤動作は、機能ユニット３
０２から書込みデータの一部を供給し機能ユニット３０
３から対応するデータの残シの部分を供給してこれを一
つのデータとして一時記憶回路内に書き込み、読み出し
時に、これらのデータに含まれるパリティをチェ・ツク
することによシ検出できる０ 〔発明の効果〕 以上、本発明には記憶回路へのアクセスタイムを増加さ
せることなく機能ユニツトの誤動作を発２の従来例を示
すプロ・ツク図および第３図は本発明の一実施例を示す
ブロック図である。

図において、１０１，１０２，１０３，１０４，２０１
゜２０２．２０３，２０４，３０１，３０２，３０３，
３０４・・・・・・機能ユニット、１０５，１０６，２
０５，３０５・・・・・・ｆｔｔ制御記憶回路または一
時記憶回路、１２３，１２７，１４３゜１４７・・・・
・・アンド回路、１２４．１４４・・・・・・ドライノ
ぐ回路、１２５．１４５・・・・・・レシーノ（回路、
１２６．１４６・・・・・・比較回路、１２８．１４８
・・・・・・インノく一夕回路、１２２゜１４２・・・
・・・制御部、１２１．１４１・・・・・・データ処理
部、偽　１図Ｃｂ） ２ｆｆ ｆ３

Claims (4)

【特許請求の範囲】
1. （１）データバスと、該データバスからデータを受信す
   る機能、処理を実行する機能および前記データバスに処
   理結果を出力する機能を有する第１の機能ユニットと、
   該第１の機能ユニツトと同一の処理を実行する機能、前
   記第１の機能ユニットが前記データバスに出力する出力
   データを受信する機能および自機能ユニットが生成した
   データと前記出力データとを比較する機能を有する第２
   の機能ユニットと、第１のピ・ソト群と第２のビット群
   と誤り検出符号または誤り訂正符号とをそれぞれ含む複
   数のデータを格納した記憶ユニットと、前記第１（また
   は第２）の機能ユニツトからの番地情報に対応する前記
   記憶ユニツト内の番地の前記データのうちの第１のビ・
   ソト群と前記第２（または第１）の機能ユニットからの
   番地情報に対応する番地の前記データのうちの第２のビ
   ット群および符号とを受信しこの受信したデータが持つ
   前記符号によシ誤シ検出を行なう誤シ検出手段とを備え
   たことを特徴とするデータ処理装置。
2. （２）前記記憶ユニットが固定記憶装置であることを特
   徴とする特許請求の範囲第（１）項記載のデータ処理装
   置。
3. （３）前記記憶ユニットが読出しおよび書込み可能な記
   憶装置であることを特徴とする特許請求の範囲第１項記
   載のデータ処理装置。
4. （４）前記第１（または第２）の機能ユニットからの前
   記第１のビット群と前記第２（または第１）の機能ユニ
   ットからの前記第２のビット群および符号とを含むデー
   タを前記記憶装置に書き込むことを特徴とする特許請求
   の範囲第（３）項記載のデータ処理装置。