JPH0219867Y2 - - Google Patents
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- Publication number
- JPH0219867Y2 JPH0219867Y2 JP10711384U JP10711384U JPH0219867Y2 JP H0219867 Y2 JPH0219867 Y2 JP H0219867Y2 JP 10711384 U JP10711384 U JP 10711384U JP 10711384 U JP10711384 U JP 10711384U JP H0219867 Y2 JPH0219867 Y2 JP H0219867Y2
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- program
- circuit
- output
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002265 prevention Effects 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005086 pumping Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
【考案の詳細な説明】
〔考案の技術分野〕
この考案は、プログラムに従つて所定のシステ
ム制御を行なうマイクロコンピユータシステムに
おけるマイクロコンピユータのプログラム暴走や
入出力端子の破壊を検出しシステムの誤動作を防
止するマイクロコンピユータシステムの誤動作防
止回路に関する。
ム制御を行なうマイクロコンピユータシステムに
おけるマイクロコンピユータのプログラム暴走や
入出力端子の破壊を検出しシステムの誤動作を防
止するマイクロコンピユータシステムの誤動作防
止回路に関する。
〔従来の技術〕
従来から、マイクロコンピユータ（以下、マイ
コンと略称する）においてプログラム暴走が発生
した時、その異常を確実、かつ速やかに検出しマ
イコンに対して然るべき処理動作を指令する手段
として、マイコンの出力ポートから所定周期の発
振出力が発生している場合には正常動作と判断
し、一方一定時間以上出力ポートのレベル変化が
生じなければこれを異常と判断しマイコンのリセ
ツト端子にリセツト信号を与えるプログラム暴走
防止回路、いわゆるウオツチドツグタイマが知ら
れている。
コンと略称する）においてプログラム暴走が発生
した時、その異常を確実、かつ速やかに検出しマ
イコンに対して然るべき処理動作を指令する手段
として、マイコンの出力ポートから所定周期の発
振出力が発生している場合には正常動作と判断
し、一方一定時間以上出力ポートのレベル変化が
生じなければこれを異常と判断しマイコンのリセ
ツト端子にリセツト信号を与えるプログラム暴走
防止回路、いわゆるウオツチドツグタイマが知ら
れている。
第２図はかかるプログラム暴走防止回路の一実
施例で、図において１はマイコンで、プログラム
で作つた所定周波数のパルス信号を出力ポート１
１から取出し、発振検出回路２に供給している。
この発振検出回路２は、コンデンサC1及びダイ
オードD0，D1からなるデイスチヤージポンピン
グ回路２１と、シユミツトトリガインバータＳ、
抵抗R0及びコンデンサC0からなる発振回路２２
とで構成されており、この発振回路２２の発振時
定数はマイコン１からの発振出力の周期より大き
くなるようになつている。更にこの発振検出回路
２の出力はマイコン１のリセツト端子１２に接続
されている。
施例で、図において１はマイコンで、プログラム
で作つた所定周波数のパルス信号を出力ポート１
１から取出し、発振検出回路２に供給している。
この発振検出回路２は、コンデンサC1及びダイ
オードD0，D1からなるデイスチヤージポンピン
グ回路２１と、シユミツトトリガインバータＳ、
抵抗R0及びコンデンサC0からなる発振回路２２
とで構成されており、この発振回路２２の発振時
定数はマイコン１からの発振出力の周期より大き
くなるようになつている。更にこの発振検出回路
２の出力はマイコン１のリセツト端子１２に接続
されている。
次に第２図の回路動作について以下に説明す
る。マイコン１のプログラムが正常に動作し、そ
の出力ポート１１にレベル変化が発生している場
合には、その出力ポート１１のレベルが“Ｌ”レ
ベルに立下つたときに発振回路２２のコンデンサ
C0の電荷がデイスチヤージポンピング回路２１
を介して放電されるため、インバータＳの入力側
Ａ点は“Ｌ”レベルになりインバータＳの出力側
Ｂ点の電位は“Ｈ”レベルとなつたアクテイブロ
ウのリセツト端子１２に対して逆の電位となりリ
セツトはかからない。一方、プログラム暴走が発
生した場合には、出力ポート１１にレベル変化が
なくなりデイスチヤージポンピング回路２１によ
るコンデンサC0の電荷の抜き取り動作が停止し
てしまうため、“Ｈ”レベルになつているインバ
ータＳの出力側b′点から抵抗R0を介してコンデン
サC0に電荷が充電され前記Ａ点が“Ｈ”レベル
となり結果としてＢ点は“Ｌ”レベルに切替わ
り、リセツト端子１２にリセツト信号が与えられ
マイコン１はリセツトされる。
る。マイコン１のプログラムが正常に動作し、そ
の出力ポート１１にレベル変化が発生している場
合には、その出力ポート１１のレベルが“Ｌ”レ
ベルに立下つたときに発振回路２２のコンデンサ
C0の電荷がデイスチヤージポンピング回路２１
を介して放電されるため、インバータＳの入力側
Ａ点は“Ｌ”レベルになりインバータＳの出力側
Ｂ点の電位は“Ｈ”レベルとなつたアクテイブロ
ウのリセツト端子１２に対して逆の電位となりリ
セツトはかからない。一方、プログラム暴走が発
生した場合には、出力ポート１１にレベル変化が
なくなりデイスチヤージポンピング回路２１によ
るコンデンサC0の電荷の抜き取り動作が停止し
てしまうため、“Ｈ”レベルになつているインバ
ータＳの出力側b′点から抵抗R0を介してコンデン
サC0に電荷が充電され前記Ａ点が“Ｈ”レベル
となり結果としてＢ点は“Ｌ”レベルに切替わ
り、リセツト端子１２にリセツト信号が与えられ
マイコン１はリセツトされる。
しかし、この様に構成された従来のプログラム
暴走防止回路、いわゆるウオツチドツグタイマに
あつてはマイコンをリセツトするための発振検出
回路のコンデンサのチヤージアツプのための発振
出力をプログラムを作成し、仮にプログラム暴走
が発生した時には出力ポートが“Ｈ”か“Ｌ”レ
ベルにロツクされることを前提とした論理回路を
構成していたため、暴走のモードによつてはプロ
グラムには無関係の発振信号が出力ポートから出
力されることがありプログラムが正常に動作して
ないにも拘らずマイコンにリセツトがかからない
という問題点があつた。また、プログラム上は暴
走してなくてもシステム上重要な働きを行なつて
いる入出力端子が破壊されると、システム全体と
しては誤動作につながつてしまうが、従来回路で
はその入出力端子の破壊を検出できずそのためシ
ステムの信頼性を向上できない等の問題点があつ
た。
暴走防止回路、いわゆるウオツチドツグタイマに
あつてはマイコンをリセツトするための発振検出
回路のコンデンサのチヤージアツプのための発振
出力をプログラムを作成し、仮にプログラム暴走
が発生した時には出力ポートが“Ｈ”か“Ｌ”レ
ベルにロツクされることを前提とした論理回路を
構成していたため、暴走のモードによつてはプロ
グラムには無関係の発振信号が出力ポートから出
力されることがありプログラムが正常に動作して
ないにも拘らずマイコンにリセツトがかからない
という問題点があつた。また、プログラム上は暴
走してなくてもシステム上重要な働きを行なつて
いる入出力端子が破壊されると、システム全体と
しては誤動作につながつてしまうが、従来回路で
はその入出力端子の破壊を検出できずそのためシ
ステムの信頼性を向上できない等の問題点があつ
た。
この考案は、このような従来の問題点を解消す
べくなされたもので、マイコンのプログラム暴走
と入力又は出力端子の破壊とを検出してマイコン
のプログラムをリセツトする構成とすることによ
り、システムの誤動作を防止するようにしたマイ
クロコンピユータシステムの誤動作防止回路を提
供することを目的とするものである。
べくなされたもので、マイコンのプログラム暴走
と入力又は出力端子の破壊とを検出してマイコン
のプログラムをリセツトする構成とすることによ
り、システムの誤動作を防止するようにしたマイ
クロコンピユータシステムの誤動作防止回路を提
供することを目的とするものである。
以下、この考案を図面に基づいて説明する。第
１図は、この考案の一実施例を示す図である。ま
ず構成を説明すると、マイコン１は所定のシステ
ム制御等を行なうためのプログラムが正常に実行
されているときに、複数の入出力端子１３，１４
のその時々の論理レベルに対応するビツトアレイ
に対して、ビツトの総和が偶数又は奇数にいずれ
か一方になるように付設されたパリテイビツトの
論理レベルをパリテイ出力端子１５から出力する
プログラムを有する。また、マイコン１の全ての
（又は少なくとも重要な機能をもつ）入出力端子
１３，１４からの論理レベルを加算する加算器３
と、マイコン１のパリテイ出力端子１５からの出
力と前記加算器３の最下位桁出力端子３１からの
出力との排他的論理和をとるロジツク４及びその
出力からマイコン１をリセツト動作させるリセツ
ト信号を発生するリセツト信号発生回路５（RC
積分回路５１，５２、シユミツト回路５３）から
成る。働きとしては、マイクロコンピユータシス
テムとして時々刻々変化する入出力端子１３，１
４のレベルに対してビツトの総和が偶数又は奇数
となるようなパリテイビツトのレベル出力がパリ
テイ出力端子１５より出力させる。このことによ
りシステムが暴走したり入出力端子が破壊された
時には加算器からの最下位レベルとパリテイ出力
端子の論理に矛盾が生じシステムにリセツトがか
かる。
１図は、この考案の一実施例を示す図である。ま
ず構成を説明すると、マイコン１は所定のシステ
ム制御等を行なうためのプログラムが正常に実行
されているときに、複数の入出力端子１３，１４
のその時々の論理レベルに対応するビツトアレイ
に対して、ビツトの総和が偶数又は奇数にいずれ
か一方になるように付設されたパリテイビツトの
論理レベルをパリテイ出力端子１５から出力する
プログラムを有する。また、マイコン１の全ての
（又は少なくとも重要な機能をもつ）入出力端子
１３，１４からの論理レベルを加算する加算器３
と、マイコン１のパリテイ出力端子１５からの出
力と前記加算器３の最下位桁出力端子３１からの
出力との排他的論理和をとるロジツク４及びその
出力からマイコン１をリセツト動作させるリセツ
ト信号を発生するリセツト信号発生回路５（RC
積分回路５１，５２、シユミツト回路５３）から
成る。働きとしては、マイクロコンピユータシス
テムとして時々刻々変化する入出力端子１３，１
４のレベルに対してビツトの総和が偶数又は奇数
となるようなパリテイビツトのレベル出力がパリ
テイ出力端子１５より出力させる。このことによ
りシステムが暴走したり入出力端子が破壊された
時には加算器からの最下位レベルとパリテイ出力
端子の論理に矛盾が生じシステムにリセツトがか
かる。
以上説明してきたように、この考案によれば、
その構成を所定のシステム制御等を行なうための
プログラムが正常に実行されているときに、複数
の入出力端子１３，１４のその時々の論理レベル
に対応するビツトアレイに対して、ビツトの総和
が偶数又は奇数のいずれか一方になるように付設
されたパリテイビツトの論理レベルをパリテイ出
力端子１５から出力するプログラムを有するマイ
クロコンピユータ１と、該マイクロコンピユータ
１の複数の入出力端子１３，１４のその時々の論
理レベルの総和をとる加算器３と、該加算器３の
最下位桁出力端子３１の論理レベルと前記マイク
ロコンピユータ１のパリテイ出力端子１５の論理
レベルとの排他的論理和をとる論理回路４と、該
排他的論理回路４の出力により制御され前記マイ
クロコンピユータ１にそのプログラムをリセツト
せしめるリセツト信号を供給するリセツト信号発
生回路５とを備えてなることを特徴とするマイク
ロコンピユータシステムの誤動作防止回路とした
ため、マイクロコンピユータの暴走が入出力端子
の破壊によりCPU内動作は正常であるがシステ
ム動作として致命的な動作を防止できるという効
果が得られる。
その構成を所定のシステム制御等を行なうための
プログラムが正常に実行されているときに、複数
の入出力端子１３，１４のその時々の論理レベル
に対応するビツトアレイに対して、ビツトの総和
が偶数又は奇数のいずれか一方になるように付設
されたパリテイビツトの論理レベルをパリテイ出
力端子１５から出力するプログラムを有するマイ
クロコンピユータ１と、該マイクロコンピユータ
１の複数の入出力端子１３，１４のその時々の論
理レベルの総和をとる加算器３と、該加算器３の
最下位桁出力端子３１の論理レベルと前記マイク
ロコンピユータ１のパリテイ出力端子１５の論理
レベルとの排他的論理和をとる論理回路４と、該
排他的論理回路４の出力により制御され前記マイ
クロコンピユータ１にそのプログラムをリセツト
せしめるリセツト信号を供給するリセツト信号発
生回路５とを備えてなることを特徴とするマイク
ロコンピユータシステムの誤動作防止回路とした
ため、マイクロコンピユータの暴走が入出力端子
の破壊によりCPU内動作は正常であるがシステ
ム動作として致命的な動作を防止できるという効
果が得られる。
第１図はこの考案の一実施例を示す回路図、第
２図は従来のプログラム暴走防止回路の一例を示
す回路図である。 １……マイコン、３……加算器、４……排他的
論理和回路、５……リセツト信号発生回路。な
お、図中、同一符号は同一、又は相当部分を示
す。
２図は従来のプログラム暴走防止回路の一例を示
す回路図である。 １……マイコン、３……加算器、４……排他的
論理和回路、５……リセツト信号発生回路。な
お、図中、同一符号は同一、又は相当部分を示
す。
Claims (1)
- 所定のシステム制御等を行なうためのプログラ
ムが正常に実行されているときに、複数の入出力
端子１３，１４のその時々の論理レベルに対応す
るビツトアレイに対して、ビツトの総和が偶数又
は奇数のいずれか一方になるように付設されたパ
リテイビツトの論理レベルをパリテイ出力端子１
５から出力するプログラムを有するマイクロコン
ピユータ１と、該マイクロコンピユータ１の複数
の入出力端子１３，１４のその時々の論理レベル
の総和をとる加算器３と、該加算器３の最下位桁
出力端子３１の論理レベルと前記マイクロコンピ
ユータ１のパリテイ出力端子１５の論理レベルと
の排他的論理和をとる論理回路４と、該排他的論
理回路４の出力により制御され前記マイクロコン
ピユータ１にそのプログラムをリセツトせしめる
リセツト信号を供給するリセツト信号発生回路５
とを備えてなることを特徴とするマイクロコンピ
ユータシステムの誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10711384U JPS6125645U (ja) | 1984-07-17 | 1984-07-17 | マイクロコンピユ−タシステムの誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10711384U JPS6125645U (ja) | 1984-07-17 | 1984-07-17 | マイクロコンピユ−タシステムの誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125645U JPS6125645U (ja) | 1986-02-15 |
| JPH0219867Y2 true JPH0219867Y2 (ja) | 1990-05-31 |
Family
ID=30666377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10711384U Granted JPS6125645U (ja) | 1984-07-17 | 1984-07-17 | マイクロコンピユ−タシステムの誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125645U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4734484B2 (ja) * | 2000-10-19 | 2011-07-27 | 新世代株式会社 | 情報処理装置およびメモリカートリッジシステム |
-
1984
- 1984-07-17 JP JP10711384U patent/JPS6125645U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125645U (ja) | 1986-02-15 |
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