JPH06131218A - Ｃｐｕ制御方式 - Google Patents
Ｃｐｕ制御方式Info
- Publication number
- JPH06131218A JPH06131218A JP4277453A JP27745392A JPH06131218A JP H06131218 A JPH06131218 A JP H06131218A JP 4277453 A JP4277453 A JP 4277453A JP 27745392 A JP27745392 A JP 27745392A JP H06131218 A JPH06131218 A JP H06131218A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cpu
- reset
- time
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵ制御方式に関し、管理テーブル等が破
壊された場合であっても、確実に計算機システムの再起
動が行えることを目的とする。 【構成】 カウンタリセット信号ＣＲが所定の周期期間
内に入力されなかった場合、ＣＰＵ監視手段２はタイム
オーバー信号ＴＯを出力する。タイムオーバー信号ＴＯ
を受けた遅延手段３は、所定の時間遅らせた遅延信号Ｄ
Ｓを出力する。リセット手段４は遅延信号ＤＳを入力す
ると、リセット信号ＲＳＴを出力する。したがって、タ
イムオーバー信号ＴＯがＮＭＩ（Non-Maskable Interru
pt）信号としてＣＰＵ１に入力されると起動されるＮＭ
Ｉ処理プログラムが、管理テーブル等が破壊されたため
に起動されない場合は遅延信号ＤＳにより、ＣＰＵ１を
リセットするので、確実に計算機システムの再起動を行
うことができる。
壊された場合であっても、確実に計算機システムの再起
動が行えることを目的とする。 【構成】 カウンタリセット信号ＣＲが所定の周期期間
内に入力されなかった場合、ＣＰＵ監視手段２はタイム
オーバー信号ＴＯを出力する。タイムオーバー信号ＴＯ
を受けた遅延手段３は、所定の時間遅らせた遅延信号Ｄ
Ｓを出力する。リセット手段４は遅延信号ＤＳを入力す
ると、リセット信号ＲＳＴを出力する。したがって、タ
イムオーバー信号ＴＯがＮＭＩ（Non-Maskable Interru
pt）信号としてＣＰＵ１に入力されると起動されるＮＭ
Ｉ処理プログラムが、管理テーブル等が破壊されたため
に起動されない場合は遅延信号ＤＳにより、ＣＰＵ１を
リセットするので、確実に計算機システムの再起動を行
うことができる。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ制御方式に関し、
特に計算機システムの異常を検出してプロセッサ（ＣＰ
Ｕ）をリセットするＣＰＵ制御方式に関する。
特に計算機システムの異常を検出してプロセッサ（ＣＰ
Ｕ）をリセットするＣＰＵ制御方式に関する。
【０００２】近年、情報通信機器のみならず家電製品や
自動車等の様々な工業製品に対して、コンピュータすな
わちプロセッサ（以下、単に「ＣＰＵ」と呼ぶ。）が組
み込まれ、一種の計算機システムを構成している。これ
らの計算機システムは、それぞれの工業製品に応じて目
的の動作が機能するように、様々な信号の制御等を行な
っている。
自動車等の様々な工業製品に対して、コンピュータすな
わちプロセッサ（以下、単に「ＣＰＵ」と呼ぶ。）が組
み込まれ、一種の計算機システムを構成している。これ
らの計算機システムは、それぞれの工業製品に応じて目
的の動作が機能するように、様々な信号の制御等を行な
っている。
【０００３】一般に、何らかの障害の発生によりシステ
ムダウンを防止するため、計算機システムには様々なフ
ェールセーフ（fail safe ）機能が設けられている。こ
うしたフェールセーフ機能の一つに、システムの誤りを
検出する手段として、ウォッチドグタイマー（Watch Do
g Timer ）がある。
ムダウンを防止するため、計算機システムには様々なフ
ェールセーフ（fail safe ）機能が設けられている。こ
うしたフェールセーフ機能の一つに、システムの誤りを
検出する手段として、ウォッチドグタイマー（Watch Do
g Timer ）がある。
【０００４】このウォッチドグタイマーは計算機システ
ムの状態又は所定の信号を監視し、所定の時間を超えて
変化しない場合、計算機システムに誤りが生じたものと
して検出するタイマーである。したがって、ウォッチド
グタイマーに対して一定周期ごとに上記所定の信号とし
てのパルスを与えるように構成しておく必要がある。例
えば、ソフトウェアの内部に上記パルスを発生させるた
めの命令を組み込み、この命令を一定周期ごとに実行す
るような構成をとる。もし、ソフトウェアの無限ループ
やハードウェア内部のフォールト（fault ）等が発生す
ると、一定周期以内にパルスを発生させることができな
くなる。その結果、ウォッチドグタイマーは計算機シス
テムに誤りが生じたものと判断する。
ムの状態又は所定の信号を監視し、所定の時間を超えて
変化しない場合、計算機システムに誤りが生じたものと
して検出するタイマーである。したがって、ウォッチド
グタイマーに対して一定周期ごとに上記所定の信号とし
てのパルスを与えるように構成しておく必要がある。例
えば、ソフトウェアの内部に上記パルスを発生させるた
めの命令を組み込み、この命令を一定周期ごとに実行す
るような構成をとる。もし、ソフトウェアの無限ループ
やハードウェア内部のフォールト（fault ）等が発生す
ると、一定周期以内にパルスを発生させることができな
くなる。その結果、ウォッチドグタイマーは計算機シス
テムに誤りが生じたものと判断する。
【０００５】システムの誤りが検出されると、ウォッチ
ドグタイマーはタイムオーバー信号をＣＰＵへ出力す
る。このタイムオーバー信号は割込信号の一つであるＮ
ＭＩ（Non-Maskable Interrupt）信号としてＣＰＵに入
力され、自動的にシステムを初期化して再起動を行う。
こうして、計算機システムのシステムダウンを防止して
いる。
ドグタイマーはタイムオーバー信号をＣＰＵへ出力す
る。このタイムオーバー信号は割込信号の一つであるＮ
ＭＩ（Non-Maskable Interrupt）信号としてＣＰＵに入
力され、自動的にシステムを初期化して再起動を行う。
こうして、計算機システムのシステムダウンを防止して
いる。
【０００６】
【従来の技術】図４は、ウォッチドグタイマーを用いた
計算機システムのフェールセーフ機能を実現する回路構
成であって、従来の回路構成を示すブロック図である。
計算機システムのフェールセーフ機能を実現する回路構
成であって、従来の回路構成を示すブロック図である。
【０００７】図において、フェールセーフ機能を実現す
る回路は、ＣＰＵ２１、ＷＤＴ（ウォッチドグタイマ
ー）回路２２、フェッチレジスタ２３、カウンタリセッ
トレジスタ２４、システムリセットレジスタ２５及びシ
ステムリセット回路２６から構成される。なお、ＣＰＵ
２１、フェッチレジスタ２３、カウンタリセットレジス
タ２４及びシステムリセットレジスタ２５は、バス２９
に互いに接続されている。
る回路は、ＣＰＵ２１、ＷＤＴ（ウォッチドグタイマ
ー）回路２２、フェッチレジスタ２３、カウンタリセッ
トレジスタ２４、システムリセットレジスタ２５及びシ
ステムリセット回路２６から構成される。なお、ＣＰＵ
２１、フェッチレジスタ２３、カウンタリセットレジス
タ２４及びシステムリセットレジスタ２５は、バス２９
に互いに接続されている。
【０００８】ＣＰＵ２１は図示されていないＲＯＭに格
納されたシステムプログラムを実行することによって、
計算機システム全体の制御を行う。ＷＤＴ回路２２は内
部にカウンタ及びタイマーを有し、このタイマーが所定
時間経過するごとにカウンタを１だけ増加させる。カウ
ンタは外部からカウンタリセット信号ＣＲが入力される
とゼロに初期化され、所定のカウンタ値に達するとタイ
ムオーバー信号ＴＯを出力する。なお、ＷＤＴ回路２２
は後述するシステムリセット回路２６からのリセット信
号ＲＳＴを入力すると、タイムオーバー信号ＴＯの出力
を停止する。
納されたシステムプログラムを実行することによって、
計算機システム全体の制御を行う。ＷＤＴ回路２２は内
部にカウンタ及びタイマーを有し、このタイマーが所定
時間経過するごとにカウンタを１だけ増加させる。カウ
ンタは外部からカウンタリセット信号ＣＲが入力される
とゼロに初期化され、所定のカウンタ値に達するとタイ
ムオーバー信号ＴＯを出力する。なお、ＷＤＴ回路２２
は後述するシステムリセット回路２６からのリセット信
号ＲＳＴを入力すると、タイムオーバー信号ＴＯの出力
を停止する。
【０００９】フェッチレジスタ２３は上記タイムオーバ
ー信号ＴＯ等のハードウェアで生じたエラー信号を検出
し、発生したハードウェアの種別等を、バス２９を介し
てＣＰＵ２１へ通知する。カウンタリセットレジスタ２
４はバス２９を介してなされるＣＰＵ２１からのカウン
タリセット指令によって、ＷＤＴ回路２２へカウンタリ
セット信号ＣＲを出力する。システムリセットレジスタ
２５はバス２９を介してなされるＣＰＵ２１からのシス
テムリセット指令によって、システムリセット回路２６
へシステムリセット信号ＳＲ１を出力する。
ー信号ＴＯ等のハードウェアで生じたエラー信号を検出
し、発生したハードウェアの種別等を、バス２９を介し
てＣＰＵ２１へ通知する。カウンタリセットレジスタ２
４はバス２９を介してなされるＣＰＵ２１からのカウン
タリセット指令によって、ＷＤＴ回路２２へカウンタリ
セット信号ＣＲを出力する。システムリセットレジスタ
２５はバス２９を介してなされるＣＰＵ２１からのシス
テムリセット指令によって、システムリセット回路２６
へシステムリセット信号ＳＲ１を出力する。
【００１０】システムリセット回路２６はシステムリセ
ット信号ＳＲ１又はパワースイッチＳＷのうちいずれか
を検出して、ＣＰＵ２１及びＷＤＴ回路２２へリセット
信号ＲＳＴを出力する。
ット信号ＳＲ１又はパワースイッチＳＷのうちいずれか
を検出して、ＣＰＵ２１及びＷＤＴ回路２２へリセット
信号ＲＳＴを出力する。
【００１１】次に、従来のフェールセーフ機能を実現す
る回路の動作について説明する。ＣＰＵ２１は所定の周
期ごとにカウンタリセット指令を、バス２９を介してカ
ウンタリセットレジスタ２４に行う。カウンタリセット
指令を受けたカウンタリセットレジスタ２４は、ＷＤＴ
回路２２へカウンタリセット信号ＣＲを出力する。
る回路の動作について説明する。ＣＰＵ２１は所定の周
期ごとにカウンタリセット指令を、バス２９を介してカ
ウンタリセットレジスタ２４に行う。カウンタリセット
指令を受けたカウンタリセットレジスタ２４は、ＷＤＴ
回路２２へカウンタリセット信号ＣＲを出力する。
【００１２】一方、ＷＤＴ回路２２の内部ではタイマー
が駆動しており、このタイマーが所定時間経過するごと
にカウンタを１だけ増加させる。このカウンタはカウン
タリセット信号ＣＲを入力するとゼロに初期化され、所
定のカウンタ値に達するとタイムオーバー信号ＴＯを出
力する。したがって、所定の周期期間内にカウンタリセ
ット信号ＣＲが入力されなければ、タイムオーバー信号
ＴＯを出力する。
が駆動しており、このタイマーが所定時間経過するごと
にカウンタを１だけ増加させる。このカウンタはカウン
タリセット信号ＣＲを入力するとゼロに初期化され、所
定のカウンタ値に達するとタイムオーバー信号ＴＯを出
力する。したがって、所定の周期期間内にカウンタリセ
ット信号ＣＲが入力されなければ、タイムオーバー信号
ＴＯを出力する。
【００１３】このタイムオーバー信号ＴＯはＮＭＩ信号
としてＣＰＵ２１に入力され、ＮＭＩ処理プログラムが
起動される。一般に、ＮＭＩ処理プログラムはシステム
の再起動を行うためにシステムリセット指令を、バス２
９を介してシステムリセットレジスタ２５に行う。シス
テムリセット指令を受けたシステムリセットレジスタ２
５は、システムリセット回路２６へシステムリセット信
号ＳＲ１を出力する。そして、システムリセット信号Ｓ
Ｒ１を受けたシステムリセット回路２６は、ＣＰＵ２１
及びＷＤＴ回路２２へリセット信号ＲＳＴを出力する。
こうして、ＣＰＵ２１はシステムの再起動を行うことが
できる。
としてＣＰＵ２１に入力され、ＮＭＩ処理プログラムが
起動される。一般に、ＮＭＩ処理プログラムはシステム
の再起動を行うためにシステムリセット指令を、バス２
９を介してシステムリセットレジスタ２５に行う。シス
テムリセット指令を受けたシステムリセットレジスタ２
５は、システムリセット回路２６へシステムリセット信
号ＳＲ１を出力する。そして、システムリセット信号Ｓ
Ｒ１を受けたシステムリセット回路２６は、ＣＰＵ２１
及びＷＤＴ回路２２へリセット信号ＲＳＴを出力する。
こうして、ＣＰＵ２１はシステムの再起動を行うことが
できる。
【００１４】なお、上記ＮＭＩ処理プログラムは、必要
に応じてフェッチレジスタ２３からエラー信号発生の原
因となったハードウェアの種別等を取得し、メモリ内容
の退避等の適切なエラー回復措置を行なった後にシステ
ムリセット指令を行い、計算機システムを再起動する。
に応じてフェッチレジスタ２３からエラー信号発生の原
因となったハードウェアの種別等を取得し、メモリ内容
の退避等の適切なエラー回復措置を行なった後にシステ
ムリセット指令を行い、計算機システムを再起動する。
【００１５】次に、上記計算機システムにおけるメモリ
配置について説明する。図５は、メモリ配置の一例を示
す図である。図において、メモリ１００には最低位アド
レスから最高位アドレスに向かって、順に割込ベクタ
（Interrupt Vector）領域１０１、オペレーティングシ
ステム（Operating System；以下、単に「ＯＳ」と呼
ぶ。）領域１０２、アプリケーションプログラム（Appl
ication Program ；以下、単に「ＡＰ」と呼ぶ。）領域
１０３、初期化プログラム領域１０４及びジャンプ命令
領域１０５が割り当てられ、それぞれの領域には対応す
るアドレスデータ又はプログラム等が格納されている。
配置について説明する。図５は、メモリ配置の一例を示
す図である。図において、メモリ１００には最低位アド
レスから最高位アドレスに向かって、順に割込ベクタ
（Interrupt Vector）領域１０１、オペレーティングシ
ステム（Operating System；以下、単に「ＯＳ」と呼
ぶ。）領域１０２、アプリケーションプログラム（Appl
ication Program ；以下、単に「ＡＰ」と呼ぶ。）領域
１０３、初期化プログラム領域１０４及びジャンプ命令
領域１０５が割り当てられ、それぞれの領域には対応す
るアドレスデータ又はプログラム等が格納されている。
【００１６】割込ベクタ領域１０１にはカウンタリセッ
ト指令を行うプログラム又はＮＭＩ処理プログラム等の
割込プログラムが格納されているアドレスが設定されて
いる。ＣＰＵ２１は割り込み要求があると、割込ベクタ
領域１０１から割込番号に対応する割込プログラムが格
納されているアドレスを取得する。その後、ＣＰＵ２１
はこのアドレスへジャンプして該当するプログラムを実
行することにより、割込処理を実現する。
ト指令を行うプログラム又はＮＭＩ処理プログラム等の
割込プログラムが格納されているアドレスが設定されて
いる。ＣＰＵ２１は割り込み要求があると、割込ベクタ
領域１０１から割込番号に対応する割込プログラムが格
納されているアドレスを取得する。その後、ＣＰＵ２１
はこのアドレスへジャンプして該当するプログラムを実
行することにより、割込処理を実現する。
【００１７】ＯＳ領域１０２にはＭＳ−ＤＯＳ（登録商
標）等のＯＳが格納され、管理テーブル１０２ａを基に
プロセス管理、記憶管理、入出力制御及びデータ管理等
の各種管理の処理を行う。ＡＰ領域１０３には、一般に
ユーザー等が作成した実行プログラムが格納される。初
期化プログラム領域１０４には計算機システム全体又は
一部を使用可能に初期化するためのプログラムが格納さ
れる。ジャンプ命令領域１０５にはＣＰＵ２１をリセッ
トした際に、最初に実行される命令が格納される。この
ジャンプ命令領域１０５は、一般に初期化プログラム領
域１０４へジャンプする命令が格納される。
標）等のＯＳが格納され、管理テーブル１０２ａを基に
プロセス管理、記憶管理、入出力制御及びデータ管理等
の各種管理の処理を行う。ＡＰ領域１０３には、一般に
ユーザー等が作成した実行プログラムが格納される。初
期化プログラム領域１０４には計算機システム全体又は
一部を使用可能に初期化するためのプログラムが格納さ
れる。ジャンプ命令領域１０５にはＣＰＵ２１をリセッ
トした際に、最初に実行される命令が格納される。この
ジャンプ命令領域１０５は、一般に初期化プログラム領
域１０４へジャンプする命令が格納される。
【００１８】このようなメモリ配置によって、ウォッチ
ドグタイマーが計算機システムに誤りが発生したことを
検出し、ＣＰＵ２１がＮＭＩ信号を受けると割込ベクタ
領域１０１に格納されたアドレスを参照してＮＭＩ処理
プログラムを実行する。さらにはシステムリセット回路
２６からのリセット信号ＲＳＴを受けてジャンプ命令領
域１０５に格納された命令及び初期化プログラム領域１
０４に格納された初期化プログラムを実行して、計算機
システムの再起動を実現している。
ドグタイマーが計算機システムに誤りが発生したことを
検出し、ＣＰＵ２１がＮＭＩ信号を受けると割込ベクタ
領域１０１に格納されたアドレスを参照してＮＭＩ処理
プログラムを実行する。さらにはシステムリセット回路
２６からのリセット信号ＲＳＴを受けてジャンプ命令領
域１０５に格納された命令及び初期化プログラム領域１
０４に格納された初期化プログラムを実行して、計算機
システムの再起動を実現している。
【００１９】
【発明が解決しようとする課題】しかし、ＡＰ領域１０
３に格納されたプログラムが、例えば計算機システム外
部からのノイズやアプリケーションプログラムのミス等
によってアドレスデータ又はプログラム等が破壊された
ために暴走し、割込ベクタ領域１０１及び管理テーブル
１０２ａに格納されたアドレスを破壊する場合がある。
このような場合は計算機システムの再起動ができず、シ
ステムダウンしてしまうという問題点があった。
３に格納されたプログラムが、例えば計算機システム外
部からのノイズやアプリケーションプログラムのミス等
によってアドレスデータ又はプログラム等が破壊された
ために暴走し、割込ベクタ領域１０１及び管理テーブル
１０２ａに格納されたアドレスを破壊する場合がある。
このような場合は計算機システムの再起動ができず、シ
ステムダウンしてしまうという問題点があった。
【００２０】本発明はこのような点に鑑みてなされたも
のであり、管理テーブル等が破壊された場合であって
も、確実に計算機システムの再起動が行えるＣＰＵ制御
方式を、提供することを目的とする。
のであり、管理テーブル等が破壊された場合であって
も、確実に計算機システムの再起動が行えるＣＰＵ制御
方式を、提供することを目的とする。
【００２１】
【課題を解決するための手段】図１は上記目的を達成す
る本発明の原理説明図である。図において、本発明のＣ
ＰＵ制御方式はプロセッサ（ＣＰＵ）監視手段２、遅延
手段３及びリセット手段４から構成される。
る本発明の原理説明図である。図において、本発明のＣ
ＰＵ制御方式はプロセッサ（ＣＰＵ）監視手段２、遅延
手段３及びリセット手段４から構成される。
【００２２】ＣＰＵ監視手段２はＣＰＵ１から周期的に
出力されるカウンタリセット信号ＣＲを監視し、カウン
タリセット信号ＣＲが所定の周期期間内に入力されなか
った場合はタイムオーバー信号ＴＯを出力する。遅延手
段３はタイムオーバー信号ＴＯを入力し、所定の時間遅
らせた遅延信号ＤＳを出力する。リセット手段４は遅延
信号ＤＳを入力した場合には、ＣＰＵ１をリセットする
ためのリセット信号ＲＳＴを出力する。
出力されるカウンタリセット信号ＣＲを監視し、カウン
タリセット信号ＣＲが所定の周期期間内に入力されなか
った場合はタイムオーバー信号ＴＯを出力する。遅延手
段３はタイムオーバー信号ＴＯを入力し、所定の時間遅
らせた遅延信号ＤＳを出力する。リセット手段４は遅延
信号ＤＳを入力した場合には、ＣＰＵ１をリセットする
ためのリセット信号ＲＳＴを出力する。
【００２３】
【作用】カウンタリセット信号ＣＲが所定の周期期間内
に入力されなかった場合、ＣＰＵ監視手段２はタイムオ
ーバー信号ＴＯを出力する。タイムオーバー信号ＴＯを
受けた遅延手段３は、所定の時間遅らせた遅延信号ＤＳ
を出力する。リセット手段４は遅延信号ＤＳを入力する
と、ＣＰＵ１をリセットするためのリセット信号ＲＳＴ
を出力する。
に入力されなかった場合、ＣＰＵ監視手段２はタイムオ
ーバー信号ＴＯを出力する。タイムオーバー信号ＴＯを
受けた遅延手段３は、所定の時間遅らせた遅延信号ＤＳ
を出力する。リセット手段４は遅延信号ＤＳを入力する
と、ＣＰＵ１をリセットするためのリセット信号ＲＳＴ
を出力する。
【００２４】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は、本発明の実施例を示すブロック図であ
る。図において、本発明のＣＰＵ制御方式は、ＣＰＵ１
１、ＷＤＴ（ウォッチドグタイマー）回路１２、フェッ
チレジスタ１３、カウンタリセットレジスタ１４、シス
テムリセットレジスタ１５、システムリセット回路１６
及びディレイ回路１７から構成される。なお、ＣＰＵ１
１、フェッチレジスタ１３、カウンタリセットレジスタ
１４及びシステムリセットレジスタ１５は、バス１９に
互いに接続されている。
明する。図２は、本発明の実施例を示すブロック図であ
る。図において、本発明のＣＰＵ制御方式は、ＣＰＵ１
１、ＷＤＴ（ウォッチドグタイマー）回路１２、フェッ
チレジスタ１３、カウンタリセットレジスタ１４、シス
テムリセットレジスタ１５、システムリセット回路１６
及びディレイ回路１７から構成される。なお、ＣＰＵ１
１、フェッチレジスタ１３、カウンタリセットレジスタ
１４及びシステムリセットレジスタ１５は、バス１９に
互いに接続されている。
【００２５】ＣＰＵ１１は図示されていないＲＯＭに格
納されたシステムプログラムを実行することによって、
計算機システム全体の制御を行う。ＷＤＴ回路１２は内
部にカウンタ及びタイマーを有し、このタイマーが所定
時間経過するごとにカウンタを１だけ増加させる。カウ
ンタは外部からカウンタリセット信号ＣＲが入力される
とゼロに初期化され、所定のカウンタ値に達するとタイ
ムオーバー信号ＴＯを出力する。なお、ＷＤＴ回路１２
は後述するシステムリセット回路１６からのリセット信
号ＲＳＴを入力すると、タイムオーバー信号ＴＯの出力
を停止する。
納されたシステムプログラムを実行することによって、
計算機システム全体の制御を行う。ＷＤＴ回路１２は内
部にカウンタ及びタイマーを有し、このタイマーが所定
時間経過するごとにカウンタを１だけ増加させる。カウ
ンタは外部からカウンタリセット信号ＣＲが入力される
とゼロに初期化され、所定のカウンタ値に達するとタイ
ムオーバー信号ＴＯを出力する。なお、ＷＤＴ回路１２
は後述するシステムリセット回路１６からのリセット信
号ＲＳＴを入力すると、タイムオーバー信号ＴＯの出力
を停止する。
【００２６】フェッチレジスタ１３は上記タイムオーバ
ー信号ＴＯ等のハードウェアで生じたエラー信号を検出
し、発生したハードウェアの種別等を、バス１９を介し
てＣＰＵ１１へ通知する。カウンタリセットレジスタ１
４はバス１９を介してなされるＣＰＵ１１からのカウン
タリセット指令によって、ＷＤＴ回路１２へカウンタリ
セット信号ＣＲを出力する。システムリセットレジスタ
１５はバス１９を介してなされるＣＰＵ１１からのシス
テムリセット指令によって、システムリセット回路１６
へシステムリセット信号ＳＲ１を出力する。なお、これ
らのフェッチレジスタ１３、カウンタリセットレジスタ
１４及びシステムリセットレジスタ１５は、例えばゲー
ト回路で構成される。
ー信号ＴＯ等のハードウェアで生じたエラー信号を検出
し、発生したハードウェアの種別等を、バス１９を介し
てＣＰＵ１１へ通知する。カウンタリセットレジスタ１
４はバス１９を介してなされるＣＰＵ１１からのカウン
タリセット指令によって、ＷＤＴ回路１２へカウンタリ
セット信号ＣＲを出力する。システムリセットレジスタ
１５はバス１９を介してなされるＣＰＵ１１からのシス
テムリセット指令によって、システムリセット回路１６
へシステムリセット信号ＳＲ１を出力する。なお、これ
らのフェッチレジスタ１３、カウンタリセットレジスタ
１４及びシステムリセットレジスタ１５は、例えばゲー
ト回路で構成される。
【００２７】ディレイ回路１７は例えば積分回路によっ
て構成され、ＷＤＴ回路１２から出力されたタイムオー
バー信号ＴＯを入力し、所定の時間だけ遅延させ、遅延
信号ＤＳとしてシステムリセット回路１６へ出力する。
ここで、遅延させる所定の時間は、ＮＭＩ処理プログラ
ムをＣＰＵ１１が実行する時間よりも長い時間に設定さ
れる。システムリセット回路１６は遅延信号ＤＳ、シス
テムリセット信号ＳＲ１又はパワースイッチＳＷのうち
いずれかを検出して、ＣＰＵ１１及びＷＤＴ回路１２へ
リセット信号ＲＳＴを出力する。
て構成され、ＷＤＴ回路１２から出力されたタイムオー
バー信号ＴＯを入力し、所定の時間だけ遅延させ、遅延
信号ＤＳとしてシステムリセット回路１６へ出力する。
ここで、遅延させる所定の時間は、ＮＭＩ処理プログラ
ムをＣＰＵ１１が実行する時間よりも長い時間に設定さ
れる。システムリセット回路１６は遅延信号ＤＳ、シス
テムリセット信号ＳＲ１又はパワースイッチＳＷのうち
いずれかを検出して、ＣＰＵ１１及びＷＤＴ回路１２へ
リセット信号ＲＳＴを出力する。
【００２８】次に、上記実施例の動作について説明す
る。ＣＰＵ１１は所定の周期ごとにカウンタリセット指
令を、バス１９を介してカウンタリセットレジスタ１４
に行う。カウンタリセット指令を受けたカウンタリセッ
トレジスタ１４は、ＷＤＴ回路１２へカウンタリセット
信号ＣＲを出力する。
る。ＣＰＵ１１は所定の周期ごとにカウンタリセット指
令を、バス１９を介してカウンタリセットレジスタ１４
に行う。カウンタリセット指令を受けたカウンタリセッ
トレジスタ１４は、ＷＤＴ回路１２へカウンタリセット
信号ＣＲを出力する。
【００２９】一方、ＷＤＴ回路１２の内部ではタイマー
が駆動しており、このタイマーが所定時間経過するごと
にカウンタを１だけ増加させる。このカウンタはカウン
タリセット信号ＣＲを入力するとゼロに初期化され、所
定のカウンタ値に達するとタイムオーバー信号ＴＯを出
力する。したがって、所定の周期期間内にカウンタリセ
ット信号ＣＲが入力されなければ、タイムオーバー信号
ＴＯを出力する。
が駆動しており、このタイマーが所定時間経過するごと
にカウンタを１だけ増加させる。このカウンタはカウン
タリセット信号ＣＲを入力するとゼロに初期化され、所
定のカウンタ値に達するとタイムオーバー信号ＴＯを出
力する。したがって、所定の周期期間内にカウンタリセ
ット信号ＣＲが入力されなければ、タイムオーバー信号
ＴＯを出力する。
【００３０】このタイムオーバー信号ＴＯはＮＭＩ信号
としてＣＰＵ１１に入力され、ＮＭＩ処理プログラムが
起動される。一般に、ＮＭＩ処理プログラムはシステム
の再起動を行うためにシステムリセット指令を、バス１
９を介してシステムリセットレジスタ１５に行う。ま
た、必要に応じてフェッチレジスタ１３からエラー信号
発生の原因となったハードウェアの種別等を取得し、メ
モリ内容の退避等の適切な処エラー回復措置を行なった
後にシステムリセット指令を行う。そして、システムリ
セット指令を受けたシステムリセットレジスタ１５は、
システムリセット回路１６へシステムリセット信号ＳＲ
１を出力する。
としてＣＰＵ１１に入力され、ＮＭＩ処理プログラムが
起動される。一般に、ＮＭＩ処理プログラムはシステム
の再起動を行うためにシステムリセット指令を、バス１
９を介してシステムリセットレジスタ１５に行う。ま
た、必要に応じてフェッチレジスタ１３からエラー信号
発生の原因となったハードウェアの種別等を取得し、メ
モリ内容の退避等の適切な処エラー回復措置を行なった
後にシステムリセット指令を行う。そして、システムリ
セット指令を受けたシステムリセットレジスタ１５は、
システムリセット回路１６へシステムリセット信号ＳＲ
１を出力する。
【００３１】また、タイムオーバー信号ＴＯはディレイ
回路１７へ入力され、所定の時間だけ遅延させて遅延信
号ＤＳとしてシステムリセット回路１６へ出力する。さ
らに、システムリセット信号ＳＲ１又は遅延信号ＤＳを
受けたシステムリセット回路１６は、ＣＰＵ１１及びＷ
ＤＴ回路１２へリセット信号ＲＳＴを出力する。
回路１７へ入力され、所定の時間だけ遅延させて遅延信
号ＤＳとしてシステムリセット回路１６へ出力する。さ
らに、システムリセット信号ＳＲ１又は遅延信号ＤＳを
受けたシステムリセット回路１６は、ＣＰＵ１１及びＷ
ＤＴ回路１２へリセット信号ＲＳＴを出力する。
【００３２】したがって、ＮＭＩ処理プログラムが正常
に起動された場合はシステムリセット信号ＳＲ１によ
り、図５に示す割込ベクタ領域１０１及び管理テーブル
１０２ａに格納されたアドレスが破壊されたためにＮＭ
Ｉ処理プログラムが起動されない場合は遅延信号ＤＳに
より、確実にＣＰＵ１１をリセットすることができ、計
算機システムの再起動を行うことができる。このため、
本発明を備えた計算機システムの信頼性が高まる。
に起動された場合はシステムリセット信号ＳＲ１によ
り、図５に示す割込ベクタ領域１０１及び管理テーブル
１０２ａに格納されたアドレスが破壊されたためにＮＭ
Ｉ処理プログラムが起動されない場合は遅延信号ＤＳに
より、確実にＣＰＵ１１をリセットすることができ、計
算機システムの再起動を行うことができる。このため、
本発明を備えた計算機システムの信頼性が高まる。
【００３３】また、ディレイ回路１７はタイムオーバー
信号ＴＯを入力して遅延信号ＤＳとして出力するまでの
時間を、ＮＭＩ処理プログラムをＣＰＵ１１が実行する
時間よりも長くするように構成したので、ＮＭＩ処理プ
ログラムの実行中にＣＰＵ１１がリセットされることが
なくなり、確実にメモリ内容の退避等の適切なエラー回
復措置を行うことができる。
信号ＴＯを入力して遅延信号ＤＳとして出力するまでの
時間を、ＮＭＩ処理プログラムをＣＰＵ１１が実行する
時間よりも長くするように構成したので、ＮＭＩ処理プ
ログラムの実行中にＣＰＵ１１がリセットされることが
なくなり、確実にメモリ内容の退避等の適切なエラー回
復措置を行うことができる。
【００３４】図３は、本発明の他の実施例を示すブロッ
ク図である。なお、図２と同一の要素には同一番号を付
し、説明を省略する。図において、図２に示す本発明の
実施例と異なる点は、バス１９に接続されたゲート制御
レジスタ１８ａと、ディレイ回路１７から出力される遅
延信号ＤＳとゲート制御レジスタ１８ａから出力される
出力禁止信号ＥＳとの論理積をとる論理積回路１８ｂと
が設けられたことである。
ク図である。なお、図２と同一の要素には同一番号を付
し、説明を省略する。図において、図２に示す本発明の
実施例と異なる点は、バス１９に接続されたゲート制御
レジスタ１８ａと、ディレイ回路１７から出力される遅
延信号ＤＳとゲート制御レジスタ１８ａから出力される
出力禁止信号ＥＳとの論理積をとる論理積回路１８ｂと
が設けられたことである。
【００３５】ゲート制御レジスタ１８ａは、ＮＭＩ処理
プログラムをＣＰＵ１１が実行することによって指令さ
れる出力禁止指令を受けて、出力禁止信号ＥＳを出力す
る。具体的には、通常ゲート制御レジスタ１８ａは
「１」の出力許可信号を出力し、出力禁止指令を受けた
後は出力許可指令を受けるか、又はＣＰＵ１１がリセッ
トされるまで「０」の出力禁止信号ＥＳを出力する。
プログラムをＣＰＵ１１が実行することによって指令さ
れる出力禁止指令を受けて、出力禁止信号ＥＳを出力す
る。具体的には、通常ゲート制御レジスタ１８ａは
「１」の出力許可信号を出力し、出力禁止指令を受けた
後は出力許可指令を受けるか、又はＣＰＵ１１がリセッ
トされるまで「０」の出力禁止信号ＥＳを出力する。
【００３６】論理積回路１８ｂは遅延信号ＤＳの出力を
制御する信号出力制御手段であって、ゲート制御レジス
タ１８ａから「１」の出力許可信号を受けると遅延信号
ＤＳをシステムリセット信号ＳＲ２として出力し、ゲー
ト制御レジスタ１８ａから「０」の出力禁止指令ＥＳを
受けると遅延信号ＤＳの出力を停止する。
制御する信号出力制御手段であって、ゲート制御レジス
タ１８ａから「１」の出力許可信号を受けると遅延信号
ＤＳをシステムリセット信号ＳＲ２として出力し、ゲー
ト制御レジスタ１８ａから「０」の出力禁止指令ＥＳを
受けると遅延信号ＤＳの出力を停止する。
【００３７】したがって、ＮＭＩ処理プログラムをＣＰ
Ｕ１１が実行するために要する時間が、予め設定された
ディレイ回路１７の所定の時間を超えるような場合、Ｎ
ＭＩ処理プログラムの中に遅延信号ＤＳの出力を禁止す
る出力禁止指令を組み込むことによって遅延信号ＤＳの
出力を制御することができる。このため、ＮＭＩ処理プ
ログラムの実行中にディレイ回路１７に設定された所定
の時間を超えた場合であってもＣＰＵ１１がリセットさ
れることがなくなり、確実にメモリ内容の退避等の適切
なエラー回復措置を行うことができる。
Ｕ１１が実行するために要する時間が、予め設定された
ディレイ回路１７の所定の時間を超えるような場合、Ｎ
ＭＩ処理プログラムの中に遅延信号ＤＳの出力を禁止す
る出力禁止指令を組み込むことによって遅延信号ＤＳの
出力を制御することができる。このため、ＮＭＩ処理プ
ログラムの実行中にディレイ回路１７に設定された所定
の時間を超えた場合であってもＣＰＵ１１がリセットさ
れることがなくなり、確実にメモリ内容の退避等の適切
なエラー回復措置を行うことができる。
【００３８】上記の説明では、ディレイ回路１７は積分
回路等によって構成して所定の時間だけ遅延させた信号
を出力したが、ディレイ回路１７をタイマー及びカウン
タを含み、ＣＰＵ１１からバス１９を介してカウンタの
カウンタ値を設定可能にロジックで構成してもよい。例
えば、ＣＰＵ１１からの指令によって設定されたカウン
タをタイマーが所定時間経過するごとにカウンタを１だ
け減算し、カウンタがゼロに達したときにタイムオーバ
ー信号ＴＯを出力するように構成する。こうすることに
よって、ＮＭＩ処理プログラムの実行に必要な時間をＣ
ＰＵ１１から直接ディレイ回路１７のカウンタに設定す
ることができるので、ゲート制御レジスタ１８ａ等を設
けることなく、確実にメモリ内容の退避等の適切なエラ
ー回復措置を行うことができる。
回路等によって構成して所定の時間だけ遅延させた信号
を出力したが、ディレイ回路１７をタイマー及びカウン
タを含み、ＣＰＵ１１からバス１９を介してカウンタの
カウンタ値を設定可能にロジックで構成してもよい。例
えば、ＣＰＵ１１からの指令によって設定されたカウン
タをタイマーが所定時間経過するごとにカウンタを１だ
け減算し、カウンタがゼロに達したときにタイムオーバ
ー信号ＴＯを出力するように構成する。こうすることに
よって、ＮＭＩ処理プログラムの実行に必要な時間をＣ
ＰＵ１１から直接ディレイ回路１７のカウンタに設定す
ることができるので、ゲート制御レジスタ１８ａ等を設
けることなく、確実にメモリ内容の退避等の適切なエラ
ー回復措置を行うことができる。
【００３９】また、フェッチレジスタ１３及びカウンタ
リセットレジスタ１４等のレジスタはゲート回路によっ
て構成したが、１個のレジスタに対して１ビットのメモ
リを割り当てるように構成してもよい。
リセットレジスタ１４等のレジスタはゲート回路によっ
て構成したが、１個のレジスタに対して１ビットのメモ
リを割り当てるように構成してもよい。
【００４０】
【発明の効果】以上説明したように本発明では、ＣＰＵ
監視手段から出力されたタイムオーバー信号を受けた遅
延手段が所定の時間遅らせた遅延信号を出力し、リセッ
ト手段がＣＰＵをリセットするためのリセット信号を出
力するように構成したので、管理テーブル等が破壊され
た場合であっても、確実に計算機システムの再起動を行
うことができる。
監視手段から出力されたタイムオーバー信号を受けた遅
延手段が所定の時間遅らせた遅延信号を出力し、リセッ
ト手段がＣＰＵをリセットするためのリセット信号を出
力するように構成したので、管理テーブル等が破壊され
た場合であっても、確実に計算機システムの再起動を行
うことができる。
【図１】本発明の原理説明図である。
【図２】本発明の実施例を示すブロック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】従来の回路構成を示すブロック図である。
【図５】メモリ配置の一例を示す図である。
１ プロセッサ（ＣＰＵ） ２ プロセッサ（ＣＰＵ）監視手段 ３ 遅延手段 ４ リセット手段
Claims (4)
- 【請求項１】 計算機システムの異常を検出してプロセ
ッサ（ＣＰＵ）をリセットするＣＰＵ制御方式におい
て、 ＣＰＵ（１）から周期的に出力されるカウンタリセット
信号（ＣＲ）を監視し、前記カウンタリセット信号（Ｃ
Ｒ）が所定の周期期間内に入力されなかった場合はタイ
ムオーバー信号（ＴＯ）を出力するＣＰＵ監視手段
（２）と、 前記タイムオーバー信号（ＴＯ）を入力し、所定の時間
遅らせた遅延信号（ＤＳ）を出力する遅延手段（３）
と、 前記遅延信号（ＤＳ）を入力した場合には、前記ＣＰＵ
（１）をリセットするためのリセット信号（ＲＳＴ）を
出力するリセット手段（４）と、 を有することを特徴とするＣＰＵ制御方式。 - 【請求項２】 前記ＣＰＵ監視手段（２）は、ウォッチ
ドグタイマー（Watch Dog Timer ）で構成したことを特
徴とする請求項１記載のＣＰＵ制御方式。 - 【請求項３】 前記遅延手段（３）と前記リセット手段
（４）との間に設けられ、前記ＣＰＵ（１）から出力禁
止信号を入力した場合には、前記遅延信号（ＤＳ）の出
力を禁止する信号出力制御手段を、さらに有することを
特徴とする請求項１記載のＣＰＵ制御方式。 - 【請求項４】 前記遅延手段（３）に設定する前記所定
の時間は、ＮＭＩ（Non-Maskable Interrupt）処理プロ
グラムの実行時間よりも長い時間であるように構成した
ことを特徴とする請求項１記載のＣＰＵ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277453A JPH06131218A (ja) | 1992-10-15 | 1992-10-15 | Ｃｐｕ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277453A JPH06131218A (ja) | 1992-10-15 | 1992-10-15 | Ｃｐｕ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131218A true JPH06131218A (ja) | 1994-05-13 |
Family
ID=17583797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4277453A Withdrawn JPH06131218A (ja) | 1992-10-15 | 1992-10-15 | Ｃｐｕ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103738B2 (en) | 2002-08-26 | 2006-09-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having improving program recovery capabilities |
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
-
1992
- 1992-10-15 JP JP4277453A patent/JPH06131218A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| US7103738B2 (en) | 2002-08-26 | 2006-09-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having improving program recovery capabilities |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0497380B1 (en) | Microcomputer having a watchdog timer | |
| US6112320A (en) | Computer watchdog timer | |
| US6012154A (en) | Method and apparatus for detecting and recovering from computer system malfunction | |
| US6438709B2 (en) | Method for recovering from computer system lockup condition | |
| US7089413B2 (en) | Dynamic computer system reset architecture | |
| US5541943A (en) | Watchdog timer lock-up prevention circuit | |
| JPH07168741A (ja) | ウォッチドッグタイマ装置 | |
| EP0125797A1 (en) | Interrupt signal handling apparatus | |
| JPH06131218A (ja) | Ｃｐｕ制御方式 | |
| JPH1153225A (ja) | 障害処理装置 | |
| JP2659067B2 (ja) | マイクロコンピュータのリセット回路 | |
| JP2677609B2 (ja) | マイクロコンピュータ | |
| KR100414059B1 (ko) | Ｒｔｏｓ에서의 와치독 타이머를 이용한 오동작 감시시스템 및 방법 | |
| JPH05233374A (ja) | ウオッチドッグタイマ装置 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| KR100975228B1 (ko) | 워치독 타이머를 구비한 마이크로 컴퓨터 | |
| KR0158491B1 (ko) | 프로그램 카운터 데이타를 이용한 오동작 방지회로 | |
| JPS6158054A (ja) | プログラムの暴走検出方式 | |
| JPH03222020A (ja) | マルチマイクロプロセッサシステムのリセット方式 | |
| JPH03269759A (ja) | マルチプロセッサ制御方式 | |
| JP2870083B2 (ja) | ウオッチドッグタイマ内蔵マイクロコンピュータ | |
| JPH0748198B2 (ja) | マルチプロセッサシステム | |
| JPS62209627A (ja) | デ−タ処理装置 | |
| JPH10143393A (ja) | 診断処理装置 | |
| JPH05120075A (ja) | Ｃｐｕの暴走検出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |