JPH03269759A - マルチプロセッサ制御方式 - Google Patents
マルチプロセッサ制御方式Info
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- JPH03269759A JPH03269759A JP7060290A JP7060290A JPH03269759A JP H03269759 A JPH03269759 A JP H03269759A JP 7060290 A JP7060290 A JP 7060290A JP 7060290 A JP7060290 A JP 7060290A JP H03269759 A JPH03269759 A JP H03269759A
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- 230000002159 abnormal effect Effects 0.000 claims abstract description 21
- 230000005856 abnormality Effects 0.000 claims abstract description 11
- 101100494729 Syncephalastrum racemosum SPSR gene Proteins 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000004092 self-diagnosis Methods 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マルチプロセッサの立ち上げを制御するマルチプロセッ
サ制御方式に関し、 システム立ち上げ時に異常なスレーブＣＰＵ２について
リセットして再立ち上げ、更に必要に応じてアクセスし
ないようにし、異常状態のスレーブＣＰＵへのアクセス
を回避して正常なスレーブＣＰＵを立ち上げ、システム
全体の停止を防止することを目的とし、 マスクＣＰＵおよび複数のスレーブＣＰＵをバスを介し
て接続し、立ち上げ時に診断プログラムをスレーブＣＰ
Ｕにそれぞれ実行させて異常を検出したときにプロセッ
サ間通知レジスタＩＦＲに設定して低レベルの割込みに
よってマスタＣＰＵに通知し、この通知を受けたマスタ
ＣＰＵが当該スレーブＣＰＵにエラー詳細情報の通知を
プロセッサ間通知レジスタＩＦＲに設定して指示したこ
とに対応し、高レベル割込み要求レジスタＳＰＳＲにエ
ラー詳細情報を設定して通知させてこれをマスタＣＰＵ
が高レベル割込要求レジスタＩＮＴＨにより認識し、ス
レーブＣＰＵのＳＰＳＲを取り込んで保存すると共にエ
ラー詳細情報クリア指示をプロセッサ間通知レジスタＩ
ＦＲに設定して通知してクリアさせ、上記エラー詳細情
報の通知あるいはクリア完了通知のいずれかの通知がス
レーブＣＰＵからマスタＣＰＵに所定時間内に返ってこ
ないときに当該スレーブＣＰＵを異常と判断してこの異
常情報をＮＶＭに格納し、リセットして再立ち上げする
際に、このＮＶＭの情報に従って異常ＣＰＵに対してマ
スクＣＰＵからアクセスしないように槽底する。
サ制御方式に関し、 システム立ち上げ時に異常なスレーブＣＰＵ２について
リセットして再立ち上げ、更に必要に応じてアクセスし
ないようにし、異常状態のスレーブＣＰＵへのアクセス
を回避して正常なスレーブＣＰＵを立ち上げ、システム
全体の停止を防止することを目的とし、 マスクＣＰＵおよび複数のスレーブＣＰＵをバスを介し
て接続し、立ち上げ時に診断プログラムをスレーブＣＰ
Ｕにそれぞれ実行させて異常を検出したときにプロセッ
サ間通知レジスタＩＦＲに設定して低レベルの割込みに
よってマスタＣＰＵに通知し、この通知を受けたマスタ
ＣＰＵが当該スレーブＣＰＵにエラー詳細情報の通知を
プロセッサ間通知レジスタＩＦＲに設定して指示したこ
とに対応し、高レベル割込み要求レジスタＳＰＳＲにエ
ラー詳細情報を設定して通知させてこれをマスタＣＰＵ
が高レベル割込要求レジスタＩＮＴＨにより認識し、ス
レーブＣＰＵのＳＰＳＲを取り込んで保存すると共にエ
ラー詳細情報クリア指示をプロセッサ間通知レジスタＩ
ＦＲに設定して通知してクリアさせ、上記エラー詳細情
報の通知あるいはクリア完了通知のいずれかの通知がス
レーブＣＰＵからマスタＣＰＵに所定時間内に返ってこ
ないときに当該スレーブＣＰＵを異常と判断してこの異
常情報をＮＶＭに格納し、リセットして再立ち上げする
際に、このＮＶＭの情報に従って異常ＣＰＵに対してマ
スクＣＰＵからアクセスしないように槽底する。
本発明は、マルチプロセッサの立ち上げを制御するマル
チプロセッサ制御方式に関するものである。情報処理装
置に対するシステム性能の向上およびシステム規模の拡
大の要望が高まるに伴い、プロセンサの複数化が要求さ
れている。バスを介して複数のプロセッサを接続した場
合、１つのプロセッサの異常発生によって、システム全
体が停止することを避け、縮退的なシステムの立ち上げ
を行うことが望まれている。
チプロセッサ制御方式に関するものである。情報処理装
置に対するシステム性能の向上およびシステム規模の拡
大の要望が高まるに伴い、プロセンサの複数化が要求さ
れている。バスを介して複数のプロセッサを接続した場
合、１つのプロセッサの異常発生によって、システム全
体が停止することを避け、縮退的なシステムの立ち上げ
を行うことが望まれている。
〔従来の技術と発明が解決しようとする課題〕従来、第
３図に示すように、バスを介してマスタＣＰＵ０および
複数のスレーブＣＰＵＩないｎを接続し、各スレーブＣ
ＰＵが入出力装置を制御すると共に、サービスプロセッ
サＳｖＰがシステム全体の電源の投入、システムリセッ
トなどを行うようにしている。電源投入時に各スレーブ
ＣＰＵ内にロードした初期診断プログラムが自己診断を
行い、何らかの異常を検出したときに高レベル割込要求
レジスタＳＰＳＲにその旨および異常状態の詳細コード
をセットし、マスタＣＰＵに高レベル割込認識レジスタ
ＩＮＴＨによって通知する。
３図に示すように、バスを介してマスタＣＰＵ０および
複数のスレーブＣＰＵＩないｎを接続し、各スレーブＣ
ＰＵが入出力装置を制御すると共に、サービスプロセッ
サＳｖＰがシステム全体の電源の投入、システムリセッ
トなどを行うようにしている。電源投入時に各スレーブ
ＣＰＵ内にロードした初期診断プログラムが自己診断を
行い、何らかの異常を検出したときに高レベル割込要求
レジスタＳＰＳＲにその旨および異常状態の詳細コード
をセットし、マスタＣＰＵに高レベル割込認識レジスタ
ＩＮＴＨによって通知する。
高レベルの割込み通知を受けたマスタＣＰＵは、該当す
るスレーブＣＰＵ０高レベル割込要求レジスタＳＰＳＲ
にセントされている異常状態の詳細コードを取り込むと
共に、スレーブＣＰＵに当該高レベル割込要求レジスタ
ＳＰＳＲのクリアを低レベルの割込みによって通知する
プロセッサ間通信レジスタＩＦＲにセントする。スレー
ブＣＰＵが正常の場合には、このプロセッサ間通信レジ
スタＩＦＲにセットされた指示をも乙に高レベル割込要
求レジスタＳＰＳＲの内容をクリアし、高レベルの割込
みがマスタＣＰＵに通知されないようにする。しかし、
スレーブＣＰＵに何らかの異常が発生した場合、プロセ
ッサ間通信レジスタＩＦＲにセットされた高レベル割込
要求レジスタＳＰＳＲのクリア指示に対して当該高レベ
ル割込要求レジスタ５ＲＳＲのクリアを行うことができ
ず、マスクＣＰＵに対して高レベルの割込み通知が発生
したままとなってしまい、以降のシステムの立ち上げ処
理が停止してしまうという問題があった。
るスレーブＣＰＵ０高レベル割込要求レジスタＳＰＳＲ
にセントされている異常状態の詳細コードを取り込むと
共に、スレーブＣＰＵに当該高レベル割込要求レジスタ
ＳＰＳＲのクリアを低レベルの割込みによって通知する
プロセッサ間通信レジスタＩＦＲにセントする。スレー
ブＣＰＵが正常の場合には、このプロセッサ間通信レジ
スタＩＦＲにセットされた指示をも乙に高レベル割込要
求レジスタＳＰＳＲの内容をクリアし、高レベルの割込
みがマスタＣＰＵに通知されないようにする。しかし、
スレーブＣＰＵに何らかの異常が発生した場合、プロセ
ッサ間通信レジスタＩＦＲにセットされた高レベル割込
要求レジスタＳＰＳＲのクリア指示に対して当該高レベ
ル割込要求レジスタ５ＲＳＲのクリアを行うことができ
ず、マスクＣＰＵに対して高レベルの割込み通知が発生
したままとなってしまい、以降のシステムの立ち上げ処
理が停止してしまうという問題があった。
本発明は、システム立ち上げ時に異常なスレーブＣＰＵ
２についてリセットして再立ち上げ、更に必要に応して
アクセスしないようにし、異常状態のスレーブＣＰＵ２
へのアクセスを回避して正常なスレーブＣＰＵ２を立ち
上げ、システム全体の停止を防止することを目的として
いる。
２についてリセットして再立ち上げ、更に必要に応して
アクセスしないようにし、異常状態のスレーブＣＰＵ２
へのアクセスを回避して正常なスレーブＣＰＵ２を立ち
上げ、システム全体の停止を防止することを目的として
いる。
第１図を参照して課題を解決する手段を説明する。
第１図において、マスタＣＰＵＩは、バスを介して接続
された複数のスレーブＣＰＵを統括制御するものである
。
された複数のスレーブＣＰＵを統括制御するものである
。
スレーブＣＰＵ２は、配下の入出力装置などを制御する
ものである。
ものである。
プロセッサ間通信レジスタＩＦＲは、低レベルの割込み
によってマスタＣＰＵ１、スレーブＣＰＵ２の間で相互
に通信するためのものである。
によってマスタＣＰＵ１、スレーブＣＰＵ２の間で相互
に通信するためのものである。
高レベル割込要求レジスタＳＰＳＲは、高レベルの割込
みによってマスタＣＰＵＩに通知するものである。
みによってマスタＣＰＵＩに通知するものである。
本発明は、第１図に示すように、マスタＣＰＵ１および
複数のスレーブＣＰＵ２をバスを介して接続し、立ち上
げ時に診断プログラムをスレーブＣＰＵ２にそれぞれ実
行させて異常を検出したときにプロセンサ間通知レジス
タＩＦＲに設定して低レベルの割込みによってマスクＣ
ＰＵＩに通知し、この通知を受けたマスタＣＰＵＩが当
該スレーブＣＰＵ２にエラー詳細情報の通知をプロセッ
サ間通知レジスタＩＦＲに設定して指示したことに対応
し、高レベル割込み要求レジスタＳＰＳＲにエラー詳細
情報を設定して通知させてこれをマスタＣＰＵＩが高レ
ベル割込要求レジスタＩＮＴＨにより認識してスレーブ
ＣＰＵのＳＰＳＲを取り込んで保存すると共にエラー詳
細情報クリア指示をプロセンサ間通知レジスタＩＦＲに
設定して通知してクリアさせ、上記エラー詳細情報の通
知あるいはクリア完了通知のいずれかの通知がスレーブ
ＣＰＵ２からマスタＣＰＵＩに所定時間内に返ってこな
いときに当該スレーブＣＰＵ２を異常と判断してこの異
常情報をＮＶＭに格納し、リセットして再立ち上げする
際にこのＮＶＭの情報に従って異常ＣＰＵに対してマス
タＣＰＵＩからアクセスしないようにしている。
複数のスレーブＣＰＵ２をバスを介して接続し、立ち上
げ時に診断プログラムをスレーブＣＰＵ２にそれぞれ実
行させて異常を検出したときにプロセンサ間通知レジス
タＩＦＲに設定して低レベルの割込みによってマスクＣ
ＰＵＩに通知し、この通知を受けたマスタＣＰＵＩが当
該スレーブＣＰＵ２にエラー詳細情報の通知をプロセッ
サ間通知レジスタＩＦＲに設定して指示したことに対応
し、高レベル割込み要求レジスタＳＰＳＲにエラー詳細
情報を設定して通知させてこれをマスタＣＰＵＩが高レ
ベル割込要求レジスタＩＮＴＨにより認識してスレーブ
ＣＰＵのＳＰＳＲを取り込んで保存すると共にエラー詳
細情報クリア指示をプロセンサ間通知レジスタＩＦＲに
設定して通知してクリアさせ、上記エラー詳細情報の通
知あるいはクリア完了通知のいずれかの通知がスレーブ
ＣＰＵ２からマスタＣＰＵＩに所定時間内に返ってこな
いときに当該スレーブＣＰＵ２を異常と判断してこの異
常情報をＮＶＭに格納し、リセットして再立ち上げする
際にこのＮＶＭの情報に従って異常ＣＰＵに対してマス
タＣＰＵＩからアクセスしないようにしている。
従って、システム立ち上げ時に異常なスレーブＣＰＵ２
についてリセットして再立ち上げ、更に必要に応じてア
クセスしないようにすることにより、異常状態のスレー
ブＣＰＵ２へのアクセスを回避して正常なスレーブＣＰ
Ｕ２を立ち上げ、システム全体の停止を防止することが
可能となる。
についてリセットして再立ち上げ、更に必要に応じてア
クセスしないようにすることにより、異常状態のスレー
ブＣＰＵ２へのアクセスを回避して正常なスレーブＣＰ
Ｕ２を立ち上げ、システム全体の停止を防止することが
可能となる。
次に、第１図および第２図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図（イ）において、マスタＣＰＵ（ＣＰＵＯ）ｌは
、バスを介して接続された複数のスレーブＣＰＵ２を統
括制御するものであって、低レベルの割込みによってス
レーブＣＰＵ２との間でプロセッサ間通信を行うための
プロセッサ間通信レジスタＩＦＲＯ、スレーブＣＰＵ２
のいずれかが自己の高レベル割込要求レジスタＳＰＳＲ
１ないしｎに情報を設定したことに対応して設定される
高レベル割込！！識レジスタＩＮＴＨ２および各種処理
を行うマイクロプロセンサＭＰＵなどから構成されるも
のである。
、バスを介して接続された複数のスレーブＣＰＵ２を統
括制御するものであって、低レベルの割込みによってス
レーブＣＰＵ２との間でプロセッサ間通信を行うための
プロセッサ間通信レジスタＩＦＲＯ、スレーブＣＰＵ２
のいずれかが自己の高レベル割込要求レジスタＳＰＳＲ
１ないしｎに情報を設定したことに対応して設定される
高レベル割込！！識レジスタＩＮＴＨ２および各種処理
を行うマイクロプロセンサＭＰＵなどから構成されるも
のである。
スレーブＣＰＵ２は、バスを介して接続され、配下の入
出力装置を制御するものであって、低レベルの割込みに
よってマスタＣＰＵ１および他のスレーブＣＰＵ２との
間でプロセッサ間通信を行うためのプロセッサ間通信レ
ジスタＩＦＲ，マスタＣＰＵＩに高レベルの割込みで通
知するための高レベル割込要求レジスタＳＰＳＲ１およ
び各種処理を行うマイクロプロセッサＭＰＵなどから構
成されるものである。
出力装置を制御するものであって、低レベルの割込みに
よってマスタＣＰＵ１および他のスレーブＣＰＵ２との
間でプロセッサ間通信を行うためのプロセッサ間通信レ
ジスタＩＦＲ，マスタＣＰＵＩに高レベルの割込みで通
知するための高レベル割込要求レジスタＳＰＳＲ１およ
び各種処理を行うマイクロプロセッサＭＰＵなどから構
成されるものである。
サービスプロセッサ（ＳＶＰ）３は、マスタＣＰＵＩ、
スレーブＣＰＵ２の電源投入、リセットして立ち上げな
どの各種サービスを行うものであって、スレーブＣＰＵ
２から通知されたエラー詳細情報を保存する不揮発メモ
リ （ＮＶＭ）３−１、スレーブＣＰＵ２をリセットし
て再立ち上げを行うコマンドを設定するコマンドレジス
タ（ＣＭＤ）３−２、および各種処理を行うマイクロプ
ロセンサＭＰＵなどから構成されるものである。
スレーブＣＰＵ２の電源投入、リセットして立ち上げな
どの各種サービスを行うものであって、スレーブＣＰＵ
２から通知されたエラー詳細情報を保存する不揮発メモ
リ （ＮＶＭ）３−１、スレーブＣＰＵ２をリセットし
て再立ち上げを行うコマンドを設定するコマンドレジス
タ（ＣＭＤ）３−２、および各種処理を行うマイクロプ
ロセンサＭＰＵなどから構成されるものである。
第１図（ロ）は、第１図（イ）ＩＦＲ，ＳＰＳＲ，ＩＮ
ＴＨに設定するデータ例を示す。
ＴＨに設定するデータ例を示す。
プロセッサ間通信レジスタＩＦＲは、低レベルの割込み
によって他のプロセッサとの間で通信するときに設定す
るレジスタである。
によって他のプロセッサとの間で通信するときに設定す
るレジスタである。
高レベル割込要求レジスタＳＰＳＲは、スレーブＣＰＵ
内にあり、高レベルの割込みによってマスクＣＰＬＪ１
にエラー詳細情報などを通知す−るときに、高レベル割
込詳細コードを設定するレジスタである。
内にあり、高レベルの割込みによってマスクＣＰＬＪ１
にエラー詳細情報などを通知す−るときに、高レベル割
込詳細コードを設定するレジスタである。
高レベル割込認識レジスタＩＮＴＨは、マスクＣＰＵＩ
内にあり、スレーブＣＰＵが高レベル割込要求レジスタ
ＳＰＳＲに設定したときにハードウェアによって設定さ
れるレジスタであって、これを参照することによってい
ずれのスレーブＣＰＵ２から高レベルの割込みがあった
かが判明する。
内にあり、スレーブＣＰＵが高レベル割込要求レジスタ
ＳＰＳＲに設定したときにハードウェアによって設定さ
れるレジスタであって、これを参照することによってい
ずれのスレーブＣＰＵ２から高レベルの割込みがあった
かが判明する。
次に、第２図フローチャートに示す順序に従い、第１図
構成の動作を詳細に説明する。
構成の動作を詳細に説明する。
第２図において、■は、マスタＣＰＵがイニシャルハー
ドウェア診断を行う。これは、サービスプロセンサ３が
電源投入時などにマスタＣＰＵＩに診断プログラムをロ
ードしたことに対応して、この診断プログラムがハード
ウェアの初期診断を行う。同様に、スレーブＣＰＵにお
いて、■でイニシャルハードウェア診断を行い、■でエ
ラーありか否かを判別し、ＹＦ、ＳのときにＱでマスタ
ＣＰＵに対し、ＩＦＲ（第１図（ロ）プロセッサ間通信
レジスタ、以下同じ）によってエラー通知を行い、ＮＯ
のとき（正常と判断されたとき）通常の処理を行う。
ドウェア診断を行う。これは、サービスプロセンサ３が
電源投入時などにマスタＣＰＵＩに診断プログラムをロ
ードしたことに対応して、この診断プログラムがハード
ウェアの初期診断を行う。同様に、スレーブＣＰＵにお
いて、■でイニシャルハードウェア診断を行い、■でエ
ラーありか否かを判別し、ＹＦ、ＳのときにＱでマスタ
ＣＰＵに対し、ＩＦＲ（第１図（ロ）プロセッサ間通信
レジスタ、以下同じ）によってエラー通知を行い、ＮＯ
のとき（正常と判断されたとき）通常の処理を行う。
＠は、スレーブＣＰＵからエラー通知ありか否かを判別
する。これは、■でスレーブＣＰＵからＩＦＲによって
エラー通知があったか否かを判別する。ＹＥＳの場合に
は、■でＳＶＰ（７）ＮＶＭ（不揮発メモリ）より、ア
クセス禁止情報をリードし、［相］を行う。一方、Ｎｏ
の場合には、エラー通知なく、全てのスレーブＣＰＵが
正常と診断されたので、通常の処理を行う。
する。これは、■でスレーブＣＰＵからＩＦＲによって
エラー通知があったか否かを判別する。ＹＥＳの場合に
は、■でＳＶＰ（７）ＮＶＭ（不揮発メモリ）より、ア
クセス禁止情報をリードし、［相］を行う。一方、Ｎｏ
の場合には、エラー通知なく、全てのスレーブＣＰＵが
正常と診断されたので、通常の処理を行う。
［株］は、エラーＣＰＵがアクセス禁止か否かを判別す
る。これは、第１図サービスプロセッサ３内の不揮発メ
モリ （ＮＶＭ＞３−１に以前に異常と判断してＯでア
クセス禁止と登録されたスレーブＣＰＵ中に、＠でエラ
ー通知のあったスレーブＣＰＵが存在するか否かを判別
する。ＹＥＳの場合には、■でエラー〇ＰＵに対し、エ
ラー詳細情報要求をＩＦＲによって通知し、［相］を行
う。この０のエラー詳細要求をＩＦＲによって通知を受
けたスレーブＣＰＵは、［相］でＹＥＳとなり、［株］
でマスタＣＰＵに対し、ＳＰＳＲ（第１図（ロ）高レベ
ル割込要求レジスタ、以下同し）によってエラー詳細情
報を通知する。
る。これは、第１図サービスプロセッサ３内の不揮発メ
モリ （ＮＶＭ＞３−１に以前に異常と判断してＯでア
クセス禁止と登録されたスレーブＣＰＵ中に、＠でエラ
ー通知のあったスレーブＣＰＵが存在するか否かを判別
する。ＹＥＳの場合には、■でエラー〇ＰＵに対し、エ
ラー詳細情報要求をＩＦＲによって通知し、［相］を行
う。この０のエラー詳細要求をＩＦＲによって通知を受
けたスレーブＣＰＵは、［相］でＹＥＳとなり、［株］
でマスタＣＰＵに対し、ＳＰＳＲ（第１図（ロ）高レベ
ル割込要求レジスタ、以下同し）によってエラー詳細情
報を通知する。
［相］は、ＴＩＭＥ ＯＵＴか否かを判別する。これ
は、［相］でＩＦＲによってエラー詳細要求をスレーブ
ＣＰＵに通知したときから所定時間以上経過したか否か
を判別する。ＹＥＳの場合には、スレーブＣＰＵがＳＰ
ＳＲによってエラー詳細情報をマスタＣＰＵに通知し得
なく、異常と判断し、０でｓｖｐのＮＶＭ （不揮発メ
モリ３−１〉にアクセス禁止ＣＰＵ情報を格納し、［相
］でＳＶＰのＣＭＤ（コマンドレジスタ３−２）に対し
、当該スレーブＣＰＵのシステムリセットを発行し、再
立ち上げを行わせる。一方、ＮＯの場合には、Ｏでエラ
ーＣＰＵよりエラー詳細情報通知有りか否かを判別し、
Ｎｏのときに［相］を繰り返し行い、ＹＥＳのときに０
を行う。
は、［相］でＩＦＲによってエラー詳細要求をスレーブ
ＣＰＵに通知したときから所定時間以上経過したか否か
を判別する。ＹＥＳの場合には、スレーブＣＰＵがＳＰ
ＳＲによってエラー詳細情報をマスタＣＰＵに通知し得
なく、異常と判断し、０でｓｖｐのＮＶＭ （不揮発メ
モリ３−１〉にアクセス禁止ＣＰＵ情報を格納し、［相
］でＳＶＰのＣＭＤ（コマンドレジスタ３−２）に対し
、当該スレーブＣＰＵのシステムリセットを発行し、再
立ち上げを行わせる。一方、ＮＯの場合には、Ｏでエラ
ーＣＰＵよりエラー詳細情報通知有りか否かを判別し、
Ｎｏのときに［相］を繰り返し行い、ＹＥＳのときに０
を行う。
■は、スレーブＣＰＵのエラー詳細リードをＳＰＳＲか
らリードする。
らリードする。
［相］は、スレーブＣＰＵのエラー詳細クリア指示をＩ
ＦＲによって通知する。この通知を受けたスレーブＣＰ
Ｕは、［相］でＹＥＳとなり、■で５ｐｓＲに設定した
エラー詳細情報をクリアすると共にエラー詳細クリア完
了の旨をＳＰＳＲによってマスクＣＰＵに通知する。
ＦＲによって通知する。この通知を受けたスレーブＣＰ
Ｕは、［相］でＹＥＳとなり、■で５ｐｓＲに設定した
エラー詳細情報をクリアすると共にエラー詳細クリア完
了の旨をＳＰＳＲによってマスクＣＰＵに通知する。
［相］は、ＴＩＭＥ ＯＵＴか否かを判別する。これ
は、［相］でＩＦＲによってエラー詳細クリア指示をス
レーブＣＰＵに通知したときから所定時間以上経過した
か否かを判別する。ＹＥＳの場合には、スレーブＣＰＵ
がＳＰＳＲによってエラー詳細クリア完了をマスタＣＰ
Ｕに通知し得なく、異常と判断し、０でＳＶＰのＮＶＭ
にアクセス禁止ＣＰＵ情報を格納し、［相］でＳｖＰの
ＣＭＤに対し、当該スレーブＣＰＵのシステムリセット
を発行し、再立ち上げを行わせる。一方、Ｎｏの場合に
は、■でエラーＣＰＵからエラー詳細クリアありか否か
を判別し、ＮＯのときに［相］を繰り返し行い、ＹＥＳ
のときに０を行う。
は、［相］でＩＦＲによってエラー詳細クリア指示をス
レーブＣＰＵに通知したときから所定時間以上経過した
か否かを判別する。ＹＥＳの場合には、スレーブＣＰＵ
がＳＰＳＲによってエラー詳細クリア完了をマスタＣＰ
Ｕに通知し得なく、異常と判断し、０でＳＶＰのＮＶＭ
にアクセス禁止ＣＰＵ情報を格納し、［相］でＳｖＰの
ＣＭＤに対し、当該スレーブＣＰＵのシステムリセット
を発行し、再立ち上げを行わせる。一方、Ｎｏの場合に
は、■でエラーＣＰＵからエラー詳細クリアありか否か
を判別し、ＮＯのときに［相］を繰り返し行い、ＹＥＳ
のときに０を行う。
０は、ＳＶＰのＮＶＭにエラーロギングを行い、通常処
理を行う。
理を行う。
以上説明したように、本発明によれば、システム立ち上
げ時に異常なスレーブＣＰＵ２についてリセットして再
立ち上げ、更に必要に応じてアクセスしないようにする
構成を採用しているため、異常状態のスレーブＣＰＵへ
のアクセスを回避して正常なスレーブＣＰＵを立ち上げ
、システム全体の停止を防止することができる。
げ時に異常なスレーブＣＰＵ２についてリセットして再
立ち上げ、更に必要に応じてアクセスしないようにする
構成を採用しているため、異常状態のスレーブＣＰＵへ
のアクセスを回避して正常なスレーブＣＰＵを立ち上げ
、システム全体の停止を防止することができる。
【図面の簡単な説明】
第１図は本発明の１実施例構威図、第２図は本発明の動
作説明フローチャート、第３図は従来技術の説明図を示
す。 図中、１はマスタＣＰＵ、２はスレーブＣＰ Ｕ 。 ３はサービスプロセッサ（ＳＶＰ） 、３−１は不揮発
メモリ （ＮＶＭ） 、３−２はコマンドレジスタ（Ｃ
ＭＤ）、Ｉ ＦＲはプロセンサ間通信レジスタ、ＳＰＳ
Ｒは高レベル割込要求レジスタ、ＩＮＴＨは高レベル割
込認識レジスタを表す。
作説明フローチャート、第３図は従来技術の説明図を示
す。 図中、１はマスタＣＰＵ、２はスレーブＣＰ Ｕ 。 ３はサービスプロセッサ（ＳＶＰ） 、３−１は不揮発
メモリ （ＮＶＭ） 、３−２はコマンドレジスタ（Ｃ
ＭＤ）、Ｉ ＦＲはプロセンサ間通信レジスタ、ＳＰＳ
Ｒは高レベル割込要求レジスタ、ＩＮＴＨは高レベル割
込認識レジスタを表す。
Claims (1)
- 【特許請求の範囲】 マルチプロセッサの立ち上げを制御するマルチプロセッ
サ制御方式において、 マスタＣＰＵおよび複数のスレーブＣＰＵをバスを介し
て接続し、立ち上げ時に診断プログラムをスレーブＣＰ
Ｕにそれぞれ実行させて異常を検出したときにプロセッ
サ間通知レジスタＩＦＲに設定して低レベルの割込みに
よってマスタＣＰＵに通知し、この通知を受けたマスタ
ＣＰＵが当該スレーブＣＰＵにエラー詳細情報の通知を
プロセッサ間通知レジスタＩＦＲに設定して指示したこ
とに対応し、高レベル割込み要求レジスタＳＰＳＲにエ
ラー詳細情報を設定して通知させてこれをマスタＣＰＵ
が高レベル割込要求レジスタＩＮＴＨにより認識し、ス
レーブＣＰＵのＳＰＳＲを取り込んで保存すると共にエ
ラー詳細情報クリア指示をプロセッサ間通知レジスタＩ
ＦＲに設定して通知してクリアさせ、上記エラー詳細情
報の通知あるいはクリア完了通知のいずれかの通知がス
レーブＣＰＵからマスタＣＰＵに所定時間内に返ってこ
ないときに当該スレーブＣＰＵを異常と判断してこの異
常情報をＮＶＭに格納し、リセットして再立ち上げする
際に、このＮＶＭの情報に従って異常ＣＰＵに対してマ
スタＣＰＵからアクセスしないように構成したことを特
徴とするマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7060290A JPH03269759A (ja) | 1990-03-20 | 1990-03-20 | マルチプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7060290A JPH03269759A (ja) | 1990-03-20 | 1990-03-20 | マルチプロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269759A true JPH03269759A (ja) | 1991-12-02 |
Family
ID=13436283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7060290A Pending JPH03269759A (ja) | 1990-03-20 | 1990-03-20 | マルチプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216855A (ja) * | 1992-02-04 | 1993-08-27 | Fujitsu Ltd | マルチｃｐｕ制御方式 |
| JP2008117401A (ja) * | 2002-06-11 | 2008-05-22 | Intel Corp | システム起動処理のための良好な状態のプロセッサグループ及び関連するファームフェアを決定するシステム及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254338A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | マルチプロセツサの異常検出方式 |
| JPS6488677A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Multiprocessor system |
-
1990
- 1990-03-20 JP JP7060290A patent/JPH03269759A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254338A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | マルチプロセツサの異常検出方式 |
| JPS6488677A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Multiprocessor system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216855A (ja) * | 1992-02-04 | 1993-08-27 | Fujitsu Ltd | マルチｃｐｕ制御方式 |
| JP2008117401A (ja) * | 2002-06-11 | 2008-05-22 | Intel Corp | システム起動処理のための良好な状態のプロセッサグループ及び関連するファームフェアを決定するシステム及び方法 |
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