JPH04369740A - ウォッチドグタイマ付制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御計算機の異常を検
出するためにウォッチドグタイマが設けられている制御
装置に関する。

【０００２】

【従来の技術】制御計算機を備えた制御装置では、制御
計算機のプログラムが何等かの理由によって暴走した時
にシステムを構成する機器を破壊するおそれがある。そ
こでこのような暴走を検出して機器の破壊を未然に防止
するためにウォッチドグタイマが使用されている。図３
は従来使用されているそのようなウォッチドグタイマを
備えた制御装置の一例を示しており、この制御装置１０
は制御計算機３のプログラムの暴走などによる異常を検
出するためにウォッチドグタイマ４を備えており、この
ウォッチドグタイマ４により異常が検出されると強制的
に制御計算機３を停止させることによりシステムの破壊
を未然に防ぐことができる。

【０００３】このウォッチドグタイマ４の動作について
説明すると、制御計算機３は制御信号を出力制御回路５
に出力し、またウォッチドグタイマ４に対してはウォッ
チドグタイマ４内のクロックカウンタのカウンタ値をク
リアして０にリセットするクリア信号を出力する。した
がって制御計算機３が正常に作動している時は、クリア
信号が定期的に出力され、ウォッチドグタイマ４のカウ
ンタがその都度０にリセットするため、所定のカウンタ
値に到達することができない。しかし制御計算機３に異
常がある場合は、制御計算機３はウォッチドグタイマ４
に対するクリア信号を出力しなくなるので、カウンタ値
は次第に増加する。この値が一定値よりも大きくなると
ウォッチドグタイマ４はこれを検出して制御計算機３が
異常であると判断し、制御計算機異常信号１０を出力制
御回路５に出力する。出力制御回路５はこの信号を受け
て制御計算機３の暴走により機器が破壊されないように
必要な措置をとる。

【０００４】

【発明が解決しようとする課題】以上のような従来の制
御装置においては、通常ウォッチドグタイマ４は故障に
対する信頼性が高いものという前提で使用されており、
常に正常に稼働しているものとしてシステムを構成して
おり、ウォッチドグタイマ４の異常を検出する機構を特
に備えていない。したがってウォッチドグタイマ４が故
障した場合には制御計算機３からのクリア信号によりリ
セットされなくてもタイマのカウントが進まないため異
常信号が発生しない。そのためプログラムの暴走を阻止
することができずシステムを破壊してしまう場合がある
。

【０００５】本発明は上記従来の欠点に鑑みてなされた
ものであり、制御計算機の異常を検出するためのウォッ
チドグタイマを具備している制御装置において、ウォッ
チドグタイマ自体が故障した場合に制御計算機がウォッ
チドグタイマの異常をリアルタイムで検出することので
きる制御装置を提供するものである。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は制御計算機の異常を検出するためのウォッ
チドグタイマを具備している制御装置において、ウォッ
チドグタイマは、クロックパルスを生成するクロック発
生回路と、生成されたクロックパルスをカウントし、制
御計算機からのクリア信号によりリセットされ、制御計
算機へ供給されるカウンタ値信号および制御計算機異常
信号を出力するクロックカウンタとを具備し、制御計算
機はウォッチドグタイマから供給されたカウンタ値信号
の今回値と制御計算機内に記憶されている前回値とを比
較して、ウォッチドグタイマの異常を検出する手段を有
する。

【０００７】

【作用】本発明によれば、ウォッチドグタイマ内のクロ
ック発生回路でクロックが生成され、生成されたパルス
信号はクロックカウンタに伝達され、クロックカウンタ
はカウントしたカウンタ値信号を常に制御計算機へ出力
しているので、制御計算機はこのカウンタ値を内部に記
憶している前回入力し記憶されているカウンタ値と比較
することができる。したがってウォッチドグタイマが故
障してカウンタのカウント値が増加しないと、それがこ
の比較によって検出できるからウォッチドグタイマの異
常をリアルタイムで検出することができる。

【０００８】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。

【０００９】図１は本発明の一実施例に係わるウォッチ
ドグタイマ付制御装置の全体構成のブロック図であり、
制御計算機３はそれに内蔵された、又は外部に設置され
たクロック発生回路６によりクロックパルス信号を供給
され、出力制御回路５に制御信号を出力している。又、
図３で説明した従来の制御装置と同様に定期的にウォッ
チドグタイマ４に対しウォッチドグタイマ４内のクロッ
クカウンタを０にリセットするクリア信号を出力してい
る。ウォッチドグタイマ４は制御計算機３からクリア信
号が出力されなくなるとこれを検知し、制御計算機異常
信号として出力制御回路５に出力する。なお矢印の点線
で示すように制御計算機異常信号を制御計算機３に出力
して制御計算機３に直接異常を報知して必要な対応をと
らせることも可能である。本発明においてはさらにウォ
ッチドグタイマ４はその内蔵しているクロックカウンタ
の値を定期的に制御計算機３に出力し、制御計算機３で
はこのクロックカウンタの値を読み取ることによりウォ
ッチドグタイマ４の異常を検出して、異常検出時には出
力制御回路５にウォッチドグタイマ異常信号として出力
する。

【００１０】図２（ａ）は図１に示されるウォッチドグ
タイマの回路図であり、図２（ａ）において、ウォッチ
ドグタイマ４内のクロック発生回路１でクロックが生成
され、生成されたパルス信号はクロックカウンタ２に伝
達され、クロックカウンタ２はクロックパルス信号が伝
達される毎に１、２、３、…とカウントしていくことは
従来と同様であるが、本発明においてはそれと同時にカ
ウンタ値を外部（図１の制御計算機３）に出力する。ク
ロックカウンタ２には例えば８ビット非同期クロックカ
ウンタを使用することができ、これは例えばＤフリップ
フロップを８段縦続接続して構成することができる。

【００１１】ウォッチドグタイマ４の他の実施例をより
詳細に図２（ｂ）に示すと、クロック発生回路１で生成
されたクロックパルス信号はＡＮＤゲート７を通って８
ビット非同期クロックカウンタ２に伝達される。ＡＮＤ
ゲート７の他方の入力にはインバータ８を介してクロッ
クカウンタ２の最上位ビットの出力が結合されているか
ら、クロックカウンタ２が最上位までカウントしないと
きにはこの出力は常に０であり、それがインバータ８で
反転されてＡＮＤゲート８に入力されているから、クロ
ックパルスはクロックカウンタ２に入力することができ
る。クロックカウンタ２はクロックパルス信号が伝達さ
れる毎に１、２、３、…とカウントしていくと同時に、
８ビットのカウンタ値を外部（図１の制御計算機３）へ
出力する。制御計算機３に異常が生じた場合には、クロ
ックカウンタ２が制御計算機３によりクリアされないの
で、クロックカウンタ２の最上位ビットが１になり、制
御計算機異常信号として制御計算機３および出力制御回
路５に出力されると同時に、この信号がインバータ８に
より反転されＡＮＤゲート７に入力されるのでＡＮＤゲ
ート７の出力は低レベルになり、クロックカウンタ２は
停止する。

【００１２】図１、図２の両方を参照し、制御装置の一
実施例の動作をより詳細に説明すると、図１の制御計算
機３はこの８ビット非同期クロックカウンタ２の最上位
ビットが１になる期間よりも短い予め設定された周期で
、クリア信号を定期的に発生してクロックカウンタ２を
クリアして０にする。制御計算機３に異常が生じた場合
には図３の従来の場合と同様に、クロックカウンタ２が
制御計算機３によりクリアされないのでクロックカウン
タ２の最上位ビットが１になり、制御計算機異常信号と
して制御計算機３および出力制御回路５に出力されるの
でシステムを停止すると共にクロックカウンタ２を停止
させる。このためプログラムの暴走によるシステム構成
機器の破壊を未然に防止することができる。

【００１３】さらに制御計算機３はクロックカウンタ２
のカウンタ値を刻々入力し、或いはクリア信号の発生周
期内に少なくとも２回カウンタ値を入力し、前回に入力
して例えばメモリの特定番地に記憶されているカウンタ
値と次回に入力されたカウンタ値とを比較する。ウォッ
チドグタイマが正常に動作していれば、前回の値が今回
の値より小さいから、今回の値が前回の値より大きけれ
ばカウントが進んでおり、ウォッチドグタイマ４が正常
に作動していると見なすことができ、そうでなければウ
ォッチドグタイマ４のカウンタが動作していないことに
なるから、ウォッチドグタイマに異常が生じたものと見
なすことができ、したがってウォッチドグタイマ４の異
常を検出することができる。ウォッチドグタイマ４に異
常が生じた場合には、制御計算機３はウォッチドグタイ
マ異常信号を出力制御回路５に出力してシステムを停止
させ、プログラムの暴走によるシステム構成機器の破壊
を未然に防止することができる。

【００１４】

【発明の効果】以上詳記したように本発明によれば、制
御計算機を備えた制御装置において制御計算機の異常を
検出し出力制御回路に制御計算機異常信号を出力するた
めに設けるウォッチドグタイマの異常を、制御計算機に
より検出することができるため、ウォッチドグタイマが
故障しているときに制御計算機が暴走するおそれがなく
なり、システムの信頼性の向上を計ることができる。

【図面の簡単な説明】

【図１】本発明に係る制御装置の一実施例を示すブロッ
ク図。

【図２】本発明に係るウォッチドグタイマの構成を示す
ブロック図および回路構成図。

【図３】従来のウォッチドグタイマを有する制御装置の
原理構成を示すブロック図。

【符号の説明】

１…クロック発生回路，２…クロックカウンタ，３…制
御計算機，４…ウォッチドグタイマ，５…出力制御回路
，６…クロック発生回路，７…アンドゲート，８…イン
バータ，１０…制御装置。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御計算機の異常を検出するためのウ
   ォッチドグタイマを具備している制御装置において、ウ
   ォッチドグタイマは、クロックパルスを生成するクロッ
   ク発生回路と、生成されたクロックパルスをカウントし
   、制御計算機からのクリア信号によりリセットされ、制
   御計算機へ供給されるカウンタ値信号および制御計算機
   異常信号を出力するクロックカウンタとを具備し、制御
   計算機はウォッチドグタイマから供給されたカウンタ値
   信号の今回値と制御計算機内に記憶されている前回値と
   を比較する手段を有して、ウォッチドグタイマの異常を
   検出することを特徴とする制御装置。