JPS6320548A - Ｃｐｕのス−パ−バイザ／リセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＣＰＵの動作状態の異常検出回路の改良に関し
、特に０ＭＯ８形０ＰＵｔ−使用し、ソフトウェアで状
態全制御しているシステムの異常検出と異常状態の復帰
とに関する。

（従来の技術） 従来、０ＰＵｉ含む回路の異常状態を検出して復帰させ
るには、例えば第２図に示すよりなＣＰＵのスーパーバ
イザ／リセット回路が公知であった。第２図において、
８はＣＰＵ、９はカウンタ、１３はインバータ、１４は
ＡＮＤゲートである。

第２図の例では、０ＰＵ８が一定時間に少なくとも１度
は外部のカウンタ９に対してリセット信号（ＡＮＲ８Ｔ
信号）全信号し、０ＰＵ８からリセット信号を出力しな
くなったときに、外部のカウンタ９がカウントアツプし
て０ＰＵ８にリセットかがかるよプに構成されている。

すなわち、カウンタ９の出力はインバータ１３全通して
ＡＮＤゲート１４に加えられている。

カウンタ９の出力が低レベルになったとき、インバータ
１３の出力が高レベルになってＡＮＤゲート１４で論理
積が求められる。論理積はＲＥＳＥＴ　信号となって０
ＰＵ８に加えられる・第２図の実例では、０ＰＵ８が外
部のカウンタ９にリセット信号を出力しなくなったとき
、０ＰＵ８が異常状態になったものとしている。

（発明が解決しようとする問題点） 上述した従来技術によるＣＰＵのスーパーバイザ／リセ
ット回路では、ＣＰＵが成る周期ごとに外部のカウンタ
に対してリセット信号を出力するので、この期間にはＣ
ＰＵが動作状態となる。異常状態の検出周期を短くしよ
りとすると、ＣＰＵから出力されるリセット信号の周期
も短くする必要があるので、ＣＰＵが待機状態となる時
間率も低くなって消費電流が増加する。

また、ＣＰＵが動作状態にある場合に、どのプログラム
タスクでＣＰＵのリセット信号を出力するのが最良であ
るのか、十分に検討する必要がある。例えば、割込みタ
スクでリセット信号全出力するように構成した場合、メ
インタスクは暴走しているが割込みタスクは正常に動作
している。割込みタスクでは、この状態を異常状態であ
るとは検出しない。

このように、従来のＣＰＵのスーパーバイザ／リセット
回路による異常状態の検出では、第１に検出周期を短く
するとＣＰＵの待機時間率も低くなると云う欠点があり
、第２にＣＰＵのリセット信号出力処理をどのプログラ
ムタスクを行りのか、十分に検討しておく必要があると
云う欠点がある。

本発明の目的は、ＣＰＵの待機時間率を常時監視し、Ｃ
ＰＵの待機時間率が予め定められ九一定範囲を越えたと
きには、ＣＰＵに対してリセットまたは割込みをかける
ことによυ上記欠点を除去し、ＣＰＵの待機時間率が高
く、しかもリセット信号出力処理を行うタスクを一義的
に決定できるように構成したＣＰＵのスーパーバイザ／
リセット回路を提供することにある。

（問題点を解決するための手段） 本発明によるＣＰＵのスーパーバイザ／リセット回路は
、ＣＰＵが動作状態であるか、あるいは待機状態である
かに示す制御信号を出力することができるものであって
、カウント手段と、比較手段と、リセット手段とを具備
して構成したものである。

カウント手段は、制御ｍ号がアクティブとなる時間率全
常時監視するためのものである。

比較手段は、制御信号がアクティブとなる時間率が一定
範囲を越えたとき、アラーム信号上〇ＰＵに送出する之
めのものである。

リセット手段は、アラーム信号がアクティブになったと
き、ＣＰＵに割込みまたはリセット金かけるためのもの
である。

（実　施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によるＣＰＵのスーパーバイザ／リセ
ット回路の一実施例を示すブロック図である。第１図に
おいて、１１．１２はそれぞれＡＮＤゲート、２はカウ
ンタ、３はタイミング発生回路、４はラッチ回路、５は
比較回路、６は本発明によるスーパーバイザ／リセット
回路、７はＣＰＵである。

第１図において、スーパーバイザ／リセット回路６は０
ＰＵ７のＨＡＬＴ信号の時間率を常に監視していて、Ｈ
ＡＬＴ信号の時間率が予め定められた一定範囲を越える
と、これを異常状態であるとみなし、０ＰＵ７に対して
ＡＬＭ信号信号力出力。

タイミング発生回路３で作られたＯＬＫ信号と、０ＰＵ
８から出力されたＨＡ　Ｌ　ＴｇＩ号とをＡＮＤゲー）
１１に入力する。ＡＮＤゲート１１ではサンプリングを
行い、上記両信号の論理積を求めてカウンタ２に出力す
る。タイミング発生回路３で作られる０ＯＮＴ１［号お
よび０ＯＮＴ２傷号は、それぞれ一定時間にわたってカ
ウンタ２とラッチ回路４とに入力される。ラッチ回路４
では、０ＯＮＴ２信号が送出されている期間にわたりＨ
ＡＬＴ傷号をラッチする。

そこで、比較回路５はカウンタ８にセットされている値
が、予め決定されている一定の範囲を越えてい々いか否
かをチェックし、上記値が一定の範囲を越えている場合
にはＡＬＭ（？ｒ号にクリアする。０ＰＵ７のリセット
鴻子にはＡＬＭ信号と電源投入時のパワーオンリセット
信号（ＰＳ　　ＲＥＳＥＴ信号）との論理積が入力され
るよりにＡＮＤゲート１２により構成されている。従っ
て、ＡＬＭ信号がアクティブになると、０ＰＵ７にリセ
ットがかかる。

（発明の効果） 以上説明し友ように本発明は、ＣＰＵの待機時間率を常
時監視し、ＣＰＵの待機時間率が一定範囲を越えたとき
には、ＣＰＵに対してリセットまたは割込みをかけるこ
とにより、ＣＰＵを成る周期ごとに動作状態にさせて外
部回路に信号を出力する必要性はなくなるので、消費電
Ｒをそれだけ減することができると云う効果がある。

また、０ＰＵｏ待機時間率が一定範囲内にあるならば、
ＣＰＵのソフトウェアによりメインタスクと割込みタス
クとが正しい関係で動作している。従って、ＣＰＵの待
機時間率を監視することはＣＰＵのソフトウェアが正し
く動作しているか否かも成る程度監視できると云う効果
がある。

【図面の簡単な説明】

第１図は、本発明によるＣＰＵのスーパーバイザ／リセ
ット回路の一実施例を示すブロック図である。 第２図は、従来技術によるＣＰＵのスーパーバイザ／リ
セット回路の一例を示すブロック図である。 １１．１２．１４・・・ＡＮＤゲート ２．９・・・カウンタ ３・・・タイミング発生回路

Claims (1)

【特許請求の範囲】
1. ＣＰＵが動作状態であるか、あるいは待機状態であるか
   を示す制御信号を出力することができるＣＰＵのスーパ
   ーバイザ／リセット回路であつて、前記制御信号がアク
   ティブとなる時間率を常時監視するためのカウント手段
   と、前記制御信号がアクティブとなる時間率が一定範囲
   を越えたとき、アラーム信号を前記ＣＰＵへ送出するた
   めの比較手段と、前記アラーム信号がアクティブになつ
   たとき、前記ＣＰＵに割込みまたはリセットをかけるた
   めのリセット手段とを具備して構成したことを特徴とす
   るＣＰＵのスーパーバイザ／リセット回路。