JPS6310248A - マイクロプロセツサの異常状態検出方式 - Google Patents
マイクロプロセツサの異常状態検出方式Info
- Publication number
- JPS6310248A JPS6310248A JP61154399A JP15439986A JPS6310248A JP S6310248 A JPS6310248 A JP S6310248A JP 61154399 A JP61154399 A JP 61154399A JP 15439986 A JP15439986 A JP 15439986A JP S6310248 A JPS6310248 A JP S6310248A
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- JP
- Japan
- Prior art keywords
- microprocessor
- reset
- signal
- pulse
- counter
- Prior art date
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- Pending
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- 230000002159 abnormal effect Effects 0.000 title claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000102542 Kara Species 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサの異常状態検出方式に関し
、特に、動作状態にあるか、またはスタンバイ状態ｌｌ
′ｃあるかを示す制御信号を出力するように構成される
マイクロプロセッサの異常状態検出方式に関する。
、特に、動作状態にあるか、またはスタンバイ状態ｌｌ
′ｃあるかを示す制御信号を出力するように構成される
マイクロプロセッサの異常状態検出方式に関する。
従来のマイクロプロセッサの異常状態検出方式は、第２
図に一例が示されるように、マイクロプロセッサ４に対
応してカウンタ５が備えられており、所定のクロック信
号１０５がカウンタ５に入力されてカウントされ、マイ
クロプロセッサ４から入力される一定周期のリセット−
パルス１０６によシリセットされる。マイクロプロセッ
サ４が、スタンバイ・モードを使用しないソフトウェア
構成により動作する場合には、第３図（ａｌに示される
流れ図から明らかなように、「タスク１」、「タスク２
ハ・・・・・・「タスクＮ（Ｎは正整数）」のタスクの
一巡ごとにマイクロプロセッサからリセット・パルス１
０６が出力され、カウンタ５に入力される。カラ／り５
においては、りａツク信号１０５０カウント値がオーバ
ーフローする迄の時間を、「タスク１」から「タスクＮ
Ｊまで一巡する時間よりも長い値に設定しておくことに
よシ、マイクロプロセッサ４が正常に動作する状態にお
いては、カウンタ５からは暴走検出信号１０７は出力さ
れない。しかし、マイクロプロセッサ４が異常動作状態
となり、リセット・パルス１０６がカウンタ５に入力さ
れない場合には、クロック信号１０５のカウント値がオ
ーバーフローし、カウンタ５からは、アクティブ・レベ
ルの信号が暴走検出信号１０７として出力されて、マイ
クロプロセッサ４のリセット端子または割込み端子に入
力される。この暴走検出信号１０７の入力に対応して、
マイクロプロセッサ４は再動作を開始する。
図に一例が示されるように、マイクロプロセッサ４に対
応してカウンタ５が備えられており、所定のクロック信
号１０５がカウンタ５に入力されてカウントされ、マイ
クロプロセッサ４から入力される一定周期のリセット−
パルス１０６によシリセットされる。マイクロプロセッ
サ４が、スタンバイ・モードを使用しないソフトウェア
構成により動作する場合には、第３図（ａｌに示される
流れ図から明らかなように、「タスク１」、「タスク２
ハ・・・・・・「タスクＮ（Ｎは正整数）」のタスクの
一巡ごとにマイクロプロセッサからリセット・パルス１
０６が出力され、カウンタ５に入力される。カラ／り５
においては、りａツク信号１０５０カウント値がオーバ
ーフローする迄の時間を、「タスク１」から「タスクＮ
Ｊまで一巡する時間よりも長い値に設定しておくことに
よシ、マイクロプロセッサ４が正常に動作する状態にお
いては、カウンタ５からは暴走検出信号１０７は出力さ
れない。しかし、マイクロプロセッサ４が異常動作状態
となり、リセット・パルス１０６がカウンタ５に入力さ
れない場合には、クロック信号１０５のカウント値がオ
ーバーフローし、カウンタ５からは、アクティブ・レベ
ルの信号が暴走検出信号１０７として出力されて、マイ
クロプロセッサ４のリセット端子または割込み端子に入
力される。この暴走検出信号１０７の入力に対応して、
マイクロプロセッサ４は再動作を開始する。
上述した従来のマイクロプロセッサの異常状態検出方式
においては、マイクロプロセッサ４の低消費電力化に対
応してスタンバイ・モードを用いて運用する場合、マイ
クロプロセッサ４のソフトウェアが、−例として第３図
（ｂ）の流れ図に示されるような構成となるため、マイ
クロプロセッサ４内に何らかの事象が生起して割込みが
発生しない限り、スタンバイ・モードが解除されず、従
って「タスク１」から「タスクＮ、Ｊまで一巡する周期
が不定となり、極端な場合、前記事象が生起しない場合
には前記周期は無限大にひろがり、マイクロプロセッサ
４からは所定の周期にてリセット・パルス１０６が出力
されることがなく、異常状態検出機能が正常に機能しな
いという問題点がある。
においては、マイクロプロセッサ４の低消費電力化に対
応してスタンバイ・モードを用いて運用する場合、マイ
クロプロセッサ４のソフトウェアが、−例として第３図
（ｂ）の流れ図に示されるような構成となるため、マイ
クロプロセッサ４内に何らかの事象が生起して割込みが
発生しない限り、スタンバイ・モードが解除されず、従
って「タスク１」から「タスクＮ、Ｊまで一巡する周期
が不定となり、極端な場合、前記事象が生起しない場合
には前記周期は無限大にひろがり、マイクロプロセッサ
４からは所定の周期にてリセット・パルス１０６が出力
されることがなく、異常状態検出機能が正常に機能しな
いという問題点がある。
この対策として、従来は、カウンタの出力端子にパルス
を加える処理を行うために、タイマーによる割込みをか
けてマイクロプロセッサのスタンバイ・モードを解除す
る方法が用いられているが、この方法を用いると、前記
パルスを加える処理を行うためにマイクロプロセッサの
スタンバイ比率が低下し、結果的に消費電力が増大する
という欠点がある。
を加える処理を行うために、タイマーによる割込みをか
けてマイクロプロセッサのスタンバイ・モードを解除す
る方法が用いられているが、この方法を用いると、前記
パルスを加える処理を行うためにマイクロプロセッサの
スタンバイ比率が低下し、結果的に消費電力が増大する
という欠点がある。
本発明のマイクロプロセッサの異常状態検出方式は、当
該マイクロプロセッサが動作状態にあるか、またはスタ
ンバイ状態にあるかを示す制御信号の出力端子を具備す
るマイクロプロセッサを対象として構成されるマイクロ
プロセッサの異常状態検出方式において、所定のクロッ
ク信号を入力し、前記制御信号により前記マイクロプロ
セッサが動作状態にある時にのみ前記クロック信号を出
力するゲート回路と、前記ゲート回路から出力されるク
ロック信号を入力してカウントし、前記マイクロプロセ
ッサから送られてくるリセット・パルスが正常な一定周
期のパルスである場合には、カウントアツプする以前の
段階において前記リセット・パルスによりカウント値を
リセットし、前記リセット・パルスが正常な一定周期の
パルスでない場合には、カウントアツプしてアクティブ
・レベルの信号を出力し、前記マイクロプロセッサのリ
セット端子または割込み端子に送出するカウンタと、を
備えて構成される。
該マイクロプロセッサが動作状態にあるか、またはスタ
ンバイ状態にあるかを示す制御信号の出力端子を具備す
るマイクロプロセッサを対象として構成されるマイクロ
プロセッサの異常状態検出方式において、所定のクロッ
ク信号を入力し、前記制御信号により前記マイクロプロ
セッサが動作状態にある時にのみ前記クロック信号を出
力するゲート回路と、前記ゲート回路から出力されるク
ロック信号を入力してカウントし、前記マイクロプロセ
ッサから送られてくるリセット・パルスが正常な一定周
期のパルスである場合には、カウントアツプする以前の
段階において前記リセット・パルスによりカウント値を
リセットし、前記リセット・パルスが正常な一定周期の
パルスでない場合には、カウントアツプしてアクティブ
・レベルの信号を出力し、前記マイクロプロセッサのリ
セット端子または割込み端子に送出するカウンタと、を
備えて構成される。
以下、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の要部を示すブロック図で
ある。第１図に示されるように、本実施例はマイクロプ
ロセッサ１に対応して、ゲート回路２と、カウンタ３と
、を備えている。
ある。第１図に示されるように、本実施例はマイクロプ
ロセッサ１に対応して、ゲート回路２と、カウンタ３と
、を備えている。
第１図において、マイクロプロセッサ１からは、マイク
ロプロセッサ１が動作状態にあるか、またはスタンバイ
状態にあるかを示す制御信号１０１が出力され、ゲート
回路２に入力される。本実施例においては、ゲート回路
２はＡＮＤゲートにより構成されており、また制御信号
１０１は、マイクロプロセッサ１が動作状態にある時に
は’Ｈ／／レベル信号として出力され、スタンバイ状態
にある時には％Ｌ〃レベルのレベル信号として出力され
る。
ロプロセッサ１が動作状態にあるか、またはスタンバイ
状態にあるかを示す制御信号１０１が出力され、ゲート
回路２に入力される。本実施例においては、ゲート回路
２はＡＮＤゲートにより構成されており、また制御信号
１０１は、マイクロプロセッサ１が動作状態にある時に
は’Ｈ／／レベル信号として出力され、スタンバイ状態
にある時には％Ｌ〃レベルのレベル信号として出力され
る。
従って、マイクロプロセッサ１が動作状態にある時には
、クロック信号１０２はゲート回路２を経由してカウン
タ３に入力されるが、マイクロプロセッサ１がスタンバ
イ状態にある時には、クロック信号１０２はゲート回路
２により遮断されてカウンタ３尾は入力されない。
、クロック信号１０２はゲート回路２を経由してカウン
タ３に入力されるが、マイクロプロセッサ１がスタンバ
イ状態にある時には、クロック信号１０２はゲート回路
２により遮断されてカウンタ３尾は入力されない。
マイクロプロセッサ１が動作状態にある場合におけるカ
ウンタ３の動作については、第２図と示される前述の従
来例の場合と同様で、マイクロプロセッサ１から一定周
期にて送られてくるリセット・パルス１０６により、ゲ
ート回路２から入力されるクロック信号のカウント値が
周期的にリセットされ、クロック信号のカウントとリセ
ットとが交互に継続される。仮にマイクロプロセッサ１
カラリセツト・パルス１０３が出力されない事態が生起
すると、カウンタ３はオーバーフローし、アクティブ・
レベルの信号が出力されて、暴走検出信号１０４として
マイクロプロセッサ１のリセット端子または割込み端子
に入力される。マイクロプロセッサ１においては、暴走
割込信号１０４の入力に対応して再動作が開始される。
ウンタ３の動作については、第２図と示される前述の従
来例の場合と同様で、マイクロプロセッサ１から一定周
期にて送られてくるリセット・パルス１０６により、ゲ
ート回路２から入力されるクロック信号のカウント値が
周期的にリセットされ、クロック信号のカウントとリセ
ットとが交互に継続される。仮にマイクロプロセッサ１
カラリセツト・パルス１０３が出力されない事態が生起
すると、カウンタ３はオーバーフローし、アクティブ・
レベルの信号が出力されて、暴走検出信号１０４として
マイクロプロセッサ１のリセット端子または割込み端子
に入力される。マイクロプロセッサ１においては、暴走
割込信号１０４の入力に対応して再動作が開始される。
言うまでもなく、マイクロプロセッサ１がスタンバイ状
態にある場合には、カウンタ３におけるカウント・アッ
プは行われず、マイクロプロセッサ１の異常状態検出方
式の機能に支障を与えることはない。
態にある場合には、カウンタ３におけるカウント・アッ
プは行われず、マイクロプロセッサ１の異常状態検出方
式の機能に支障を与えることはない。
以上説明したように、本発明は、動作状態にあるか、ま
たはスタンバイ状態にあるかを示す制御信号を出力する
マイクロプロセッサに対応して、前記制御信号により前
記マイクロプロセッサが動作状態にある時にのみ所定の
クロック信号のカウント・アップを行い、このカウント
値をマイクロプロセッサから送られてくるりセント・パ
ルスにより周期的にリセットする手順を繰返し行うこと
により、マイクロプロセッサがスタンバイ状態にある場
合においても、マイクロプロセッサのスタンバイ比率の
低下を排除し、マイクロプロセッサの消費電力を適切に
節減することができるという効果がある。
たはスタンバイ状態にあるかを示す制御信号を出力する
マイクロプロセッサに対応して、前記制御信号により前
記マイクロプロセッサが動作状態にある時にのみ所定の
クロック信号のカウント・アップを行い、このカウント
値をマイクロプロセッサから送られてくるりセント・パ
ルスにより周期的にリセットする手順を繰返し行うこと
により、マイクロプロセッサがスタンバイ状態にある場
合においても、マイクロプロセッサのスタンバイ比率の
低下を排除し、マイクロプロセッサの消費電力を適切に
節減することができるという効果がある。
第１図は本発明の一実施例の要部を示すブロック図、第
２図は、従来例のマイクロプロセッサの異常状態検出方
式の要部を示すブロック図、第３図（ａ）および（ｂ）
は、それぞれマイクロプロセッサにおけるソフトウェア
構成を示す流れ図である。 図において、１．４・・・・・・マイクロプロセッサ、
２・・・・・・ゲート回路、 ３．５−・−・・−カ
ウンタ。 令ｌ 凹 千２ 図 （α） 、ｂ） ３図
２図は、従来例のマイクロプロセッサの異常状態検出方
式の要部を示すブロック図、第３図（ａ）および（ｂ）
は、それぞれマイクロプロセッサにおけるソフトウェア
構成を示す流れ図である。 図において、１．４・・・・・・マイクロプロセッサ、
２・・・・・・ゲート回路、 ３．５−・−・・−カ
ウンタ。 令ｌ 凹 千２ 図 （α） 、ｂ） ３図
Claims (1)
- マイクロプロセッサが動作状態にあるか、またはスタン
バイ状態にあるかを示す制御信号の出力端子を具備する
前記マイクロプロセッサを対象として構成されるマイク
ロプロセッサの異常状態検出方式において、所定のクロ
ック信号を入力し、前記制御により前記マイクロプロセ
ッサが動作状態にある時にのみ前記クロック信号を出力
するゲート回路と、前記ゲート回路から出力されるクロ
ック信号を入力してカウントし、前記マイクロプロセッ
サから送られてくるリセット・パルスが正常な一定周期
のパルスである場合には、カウントアップする以前の段
階において前記リセット・パルスによりカウント値をリ
セットし、前記リセット・パルスが正常な一定周期のパ
ルスでない場合には、カウントアップしてアクティブ・
レベルの信号を出力し、前記マイクロプロセッサのリセ
ット端子または割込み端子に送出するカウントとを備え
ることを特徴とするマイクロプロセッサの異常状態検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154399A JPS6310248A (ja) | 1986-06-30 | 1986-06-30 | マイクロプロセツサの異常状態検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154399A JPS6310248A (ja) | 1986-06-30 | 1986-06-30 | マイクロプロセツサの異常状態検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310248A true JPS6310248A (ja) | 1988-01-16 |
Family
ID=15583293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154399A Pending JPS6310248A (ja) | 1986-06-30 | 1986-06-30 | マイクロプロセツサの異常状態検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325943U (ja) * | 1989-07-24 | 1991-03-18 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119453A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | Ｃｐｕ暴走監視回路 |
| JPS61296443A (ja) * | 1985-06-24 | 1986-12-27 | Mitsubishi Electric Corp | ウオツチドツグ・タイマ |
-
1986
- 1986-06-30 JP JP61154399A patent/JPS6310248A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119453A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | Ｃｐｕ暴走監視回路 |
| JPS61296443A (ja) * | 1985-06-24 | 1986-12-27 | Mitsubishi Electric Corp | ウオツチドツグ・タイマ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325943U (ja) * | 1989-07-24 | 1991-03-18 |
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