JPH02259845A - プロセッサ - Google Patents
プロセッサInfo
- Publication number
- JPH02259845A JPH02259845A JP1080606A JP8060689A JPH02259845A JP H02259845 A JPH02259845 A JP H02259845A JP 1080606 A JP1080606 A JP 1080606A JP 8060689 A JP8060689 A JP 8060689A JP H02259845 A JPH02259845 A JP H02259845A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- cache memory
- counter
- value
- loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 abstract description 8
- 238000012544 monitoring process Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に利用する。特に、中央処理装
置に関する。
置に関する。
本発明は、キャッシュメモリを有するプロセッサに右い
て、 キャッシュメモリのビット状態の継続を監視することに
より、 ループ発生による異常走行を検出することができるよう
にしたものである。
て、 キャッシュメモリのビット状態の継続を監視することに
より、 ループ発生による異常走行を検出することができるよう
にしたものである。
従来のプロセッサには走行状況を監視する手段はなく、
ソフトウェアのバグなどが原因で無限ループしたような
場合に、この異常走行を検出するのにソフトウェアで制
御するウオッチドックタイマを必要としていた。
ソフトウェアのバグなどが原因で無限ループしたような
場合に、この異常走行を検出するのにソフトウェアで制
御するウオッチドックタイマを必要としていた。
このように従来のプロセッサでは、ループなどを監視す
るのにウオッチドックタイマなどのハードウェアが必要
であり、ソフトウェア開発時にこのウオッチドックタイ
マの制御も勘案する必要が。
るのにウオッチドックタイマなどのハードウェアが必要
であり、ソフトウェア開発時にこのウオッチドックタイ
マの制御も勘案する必要が。
あり、また、ソフトで制御するので、ウオッチドツクタ
イマで監視する時間も秒単位で設定しなければならない
場合が生ずる欠点がある。
イマで監視する時間も秒単位で設定しなければならない
場合が生ずる欠点がある。
本発明はこのような欠点を除去するもので、ウオッチド
ックタイマなしにループなどの異常走行を監視できる手
段を有するプロセッサを提供することを目的とする。
ックタイマなしにループなどの異常走行を監視できる手
段を有するプロセッサを提供することを目的とする。
本発明は、キャッシュメモリを備えたプロセッサにおい
て、与えられた規定値からクロック信号の計数を行う計
数手段と、上記キャッシュメモリがノーヒツト状態にな
ったときにこの計数手段を上記規定値にリセットするリ
セット手段と、上記計数手段の計数値が所定値を示すと
きに警報信号を出力する警報手段とを備えたことを特徴
とする。
て、与えられた規定値からクロック信号の計数を行う計
数手段と、上記キャッシュメモリがノーヒツト状態にな
ったときにこの計数手段を上記規定値にリセットするリ
セット手段と、上記計数手段の計数値が所定値を示すと
きに警報信号を出力する警報手段とを備えたことを特徴
とする。
プログラム実行時に無限ループになると、そのループし
ているプログラムはメモリアドレス上広範囲におよぶ場
合は少なくある限られた範囲内のプログラム内でループ
している場合が多いことに着目し、この狭範囲のプログ
ラムが一度キャッシ二にロードされた後にループが生じ
ると、キャッシュビット状態が続くことになり、このキ
ャツシュヒツト時間を監視することによりループ状態を
検出することができる。
ているプログラムはメモリアドレス上広範囲におよぶ場
合は少なくある限られた範囲内のプログラム内でループ
している場合が多いことに着目し、この狭範囲のプログ
ラムが一度キャッシ二にロードされた後にループが生じ
ると、キャッシュビット状態が続くことになり、このキ
ャツシュヒツト時間を監視することによりループ状態を
検出することができる。
以下、本発明の一実施例について図面を参照して説明す
る。図はこの実施例の構成を示すブロック構成図である
。
る。図はこの実施例の構成を示すブロック構成図である
。
この実施例は、図に示すように、プロセッサ１と、メイ
ンメモリ３と、このプロセッサ１とメインメモリ３との
間のバス２とを備え、ここで、プロセッサ１は、制御・
処理部１１と、キャッシュメモリ１２と、キャッシュメ
モリ制御部１３と、カウンタ１４と、アラームｂを出力
するアラーム出力回路１５とから構成され、カウンタ１
４にはクロックａが供給される。すなわち、この実施例
は、キャッシュメモリ１２を備え、さらに、本発明の特
徴とする手段として、与えられた規定値からクロック信
号の計数を行う計数手段であるカウンタ１４と、キャッ
シュメモリ１２がノーヒツト状態になったときにこの計
数手段を上記規定値にリセットするリセット手段である
制御・処理部１１と、上記計数手段の計数値が所定値を
示すときに警報信号を出力する警報手段であるアラーム
出力回路１５とを備える。
ンメモリ３と、このプロセッサ１とメインメモリ３との
間のバス２とを備え、ここで、プロセッサ１は、制御・
処理部１１と、キャッシュメモリ１２と、キャッシュメ
モリ制御部１３と、カウンタ１４と、アラームｂを出力
するアラーム出力回路１５とから構成され、カウンタ１
４にはクロックａが供給される。すなわち、この実施例
は、キャッシュメモリ１２を備え、さらに、本発明の特
徴とする手段として、与えられた規定値からクロック信
号の計数を行う計数手段であるカウンタ１４と、キャッ
シュメモリ１２がノーヒツト状態になったときにこの計
数手段を上記規定値にリセットするリセット手段である
制御・処理部１１と、上記計数手段の計数値が所定値を
示すときに警報信号を出力する警報手段であるアラーム
出力回路１５とを備える。
次に、この実施例の動作を説明する。
プロセッサ１がプログラムの実行を開始すると、メイン
メモリ３からひとつの連続した領域のプログラムがキャ
ッシュメモリ１２ヘロードされて処理が行われ、キャッ
シュメモリ１２内に存在しないアドレスへのリードが必
要な場合にキャッシュノーヒツト状態になり、キャッシ
ュメモリ１２の内容が変更される。これらキャツシュヒ
ツトおよびキャッシュノーヒツトの動作が繰返され、プ
ログラムの処理が行われる。
メモリ３からひとつの連続した領域のプログラムがキャ
ッシュメモリ１２ヘロードされて処理が行われ、キャッ
シュメモリ１２内に存在しないアドレスへのリードが必
要な場合にキャッシュノーヒツト状態になり、キャッシ
ュメモリ１２の内容が変更される。これらキャツシュヒ
ツトおよびキャッシュノーヒツトの動作が繰返され、プ
ログラムの処理が行われる。
カウンタ１４はクロックａをタイミングとしてカウント
ダウンを続け、キャッシュノーヒツト時に、キャッシュ
メモリ制御部１３はキャッシュメモリ１２の内容を変更
するとともにカウンタ１４の値を規定値にリセットする
。キャツシュヒツトの確率は高く、カウンタ１４にリセ
ットがかかる時間間隔は一般的に長いが、このリセット
間隔は実行するタスクに応じて予想することができ、タ
スク切換が行われると実行するプログラムのメモリ上の
アドレスが変わりキャッシュノーヒツト状態になり、カ
ウンタ１４にリセットがかかる。すなわち、リセット間
隔の最大値は予想可能であり、この最大値をカウンタ１
４の規定値とする。
ダウンを続け、キャッシュノーヒツト時に、キャッシュ
メモリ制御部１３はキャッシュメモリ１２の内容を変更
するとともにカウンタ１４の値を規定値にリセットする
。キャツシュヒツトの確率は高く、カウンタ１４にリセ
ットがかかる時間間隔は一般的に長いが、このリセット
間隔は実行するタスクに応じて予想することができ、タ
スク切換が行われると実行するプログラムのメモリ上の
アドレスが変わりキャッシュノーヒツト状態になり、カ
ウンタ１４にリセットがかかる。すなわち、リセット間
隔の最大値は予想可能であり、この最大値をカウンタ１
４の規定値とする。
これにより、プログラム実行が正常に行われていればカ
ウンタ１４の値が「０」になる以前にキャッシュノーヒ
ツト状態になって、カウンタ１４はリセットされ、アラ
ーム出力回路６からはアラームｂは出力されない。一方
、ループなどの異常走行が生じた場合には、キャツシュ
ヒツト状態の時間が持続されてカウンタ１４にリセッ、
トがかからず、カウント値が「０」になって、アラーム
出力回路１５からアラームｂが出力される。
ウンタ１４の値が「０」になる以前にキャッシュノーヒ
ツト状態になって、カウンタ１４はリセットされ、アラ
ーム出力回路６からはアラームｂは出力されない。一方
、ループなどの異常走行が生じた場合には、キャツシュ
ヒツト状態の時間が持続されてカウンタ１４にリセッ、
トがかからず、カウント値が「０」になって、アラーム
出力回路１５からアラームｂが出力される。
本発明は、以上説明したように、ループの発生時に継続
して発生するループヒツト状態を時間監視するので、ル
ープ発生による異常走行を検出できる効果がある。また
、ソフトウェアへの影響は少なくかつキャツシュヒツト
状態が長く続く可能性は少ないので、異常走行を短時間
で検出することができる効果がある。
して発生するループヒツト状態を時間監視するので、ル
ープ発生による異常走行を検出できる効果がある。また
、ソフトウェアへの影響は少なくかつキャツシュヒツト
状態が長く続く可能性は少ないので、異常走行を短時間
で検出することができる効果がある。
図は本発明実施例の構成を示すブロック構成図。
１・・・プロセッサ、２・・・バス、３・・・メインメ
モリ、１１・・・制御・処理部、１２・・・キャッシュ
メモリ、１３・・・キャッシュメモリ制御部、１４・・
・タウンタ、１５・・・アラーム出力回路。
モリ、１１・・・制御・処理部、１２・・・キャッシュ
メモリ、１３・・・キャッシュメモリ制御部、１４・・
・タウンタ、１５・・・アラーム出力回路。
Claims (1)
- 【特許請求の範囲】 １、キャッシュメモリを備えたプロセッサにおいて、 与えられた規定値からクロック信号の計数を行う計数手
段と、 上記キャッシュメモリがノーヒット状態になったときに
この計数手段を上記規定値にリセットするリセット手段
と、 上記計数手段の計数値が所定値を示すときに警報信号を
出力する警報手段と を備えたことを特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080606A JPH02259845A (ja) | 1989-03-30 | 1989-03-30 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080606A JPH02259845A (ja) | 1989-03-30 | 1989-03-30 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02259845A true JPH02259845A (ja) | 1990-10-22 |
Family
ID=13722992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080606A Pending JPH02259845A (ja) | 1989-03-30 | 1989-03-30 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02259845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7899992B2 (en) | 2005-02-21 | 2011-03-01 | Panasonic Corporation | Cache circuit and control circuits of a cache memory |
| JP2013178653A (ja) * | 2012-02-28 | 2013-09-09 | Nec Corp | 演算処理装置及びストール監視方法 |
-
1989
- 1989-03-30 JP JP1080606A patent/JPH02259845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7899992B2 (en) | 2005-02-21 | 2011-03-01 | Panasonic Corporation | Cache circuit and control circuits of a cache memory |
| JP2013178653A (ja) * | 2012-02-28 | 2013-09-09 | Nec Corp | 演算処理装置及びストール監視方法 |
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