JPS61281342A - プログラムの暴走防止装置 - Google Patents
プログラムの暴走防止装置Info
- Publication number
- JPS61281342A JPS61281342A JP60122457A JP12245785A JPS61281342A JP S61281342 A JPS61281342 A JP S61281342A JP 60122457 A JP60122457 A JP 60122457A JP 12245785 A JP12245785 A JP 12245785A JP S61281342 A JPS61281342 A JP S61281342A
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- JP
- Japan
- Prior art keywords
- address
- circuit
- signal
- program
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイク−コンビエータがプログラムを実行す
る際に発生するプログラム暴走を防止することができる
暴走防止装置に関する。
る際に発生するプログラム暴走を防止することができる
暴走防止装置に関する。
従来の装置として、特開昭５９−２００４０号公報に記
載のように第２図に示すものがあった。第２図において
、ＣＰＵ１からの出力５は、出力５が出力される直前に
ソフトウェア的にＣＰＵ１への入力８にループ回路９内
でループされ、出力６は以前の状態に保持される。入カ
フとしてループして入力された出力５と、出力５を発生
させる原因となった入力信号を照合し、この出力が正し
いかチェックし、その結果出力が正しいならば再び出力
６を出力し、ループ回路１０を通り出力６となる。この
時は、ループ信号ライン７ヘパルスは出力されない。ま
た正常パルスライン２から、正常に動作している場合は
、周期的なパルスが発生するためそれをパルス検出回路
３で判断し、この周期が異常な場合リセット４１考４に
リセットパルスを出力という回路も付加してありた。し
かし本回路では、出力信号のチェックなＣＰＵ１が行な
うためＣＰＵの負担が増化しスループットが低下するこ
と、出力信号をチェックのためＣＰＵにフィードバック
するため処理速の低下を招くことなど、チェックのため
、本来のコンビエータシステムの性能低下を招くという
問題があった。
載のように第２図に示すものがあった。第２図において
、ＣＰＵ１からの出力５は、出力５が出力される直前に
ソフトウェア的にＣＰＵ１への入力８にループ回路９内
でループされ、出力６は以前の状態に保持される。入カ
フとしてループして入力された出力５と、出力５を発生
させる原因となった入力信号を照合し、この出力が正し
いかチェックし、その結果出力が正しいならば再び出力
６を出力し、ループ回路１０を通り出力６となる。この
時は、ループ信号ライン７ヘパルスは出力されない。ま
た正常パルスライン２から、正常に動作している場合は
、周期的なパルスが発生するためそれをパルス検出回路
３で判断し、この周期が異常な場合リセット４１考４に
リセットパルスを出力という回路も付加してありた。し
かし本回路では、出力信号のチェックなＣＰＵ１が行な
うためＣＰＵの負担が増化しスループットが低下するこ
と、出力信号をチェックのためＣＰＵにフィードバック
するため処理速の低下を招くことなど、チェックのため
、本来のコンビエータシステムの性能低下を招くという
問題があった。
本発明の目的は、プログラムの進行により発生するアド
レス信号が、事前に設定してあるアドレス範囲外のアド
レスとなりた場合に、ＣＰＵに割り込みを伝えてアドレ
スエラーに対する割り込み処理を行なわせることにより
、ＣＰＵのアドレスチェックの処理負担、チェックのた
めのアドレス信号のループを低減し、プログラムの暴走
を防止することにある。
レス信号が、事前に設定してあるアドレス範囲外のアド
レスとなりた場合に、ＣＰＵに割り込みを伝えてアドレ
スエラーに対する割り込み処理を行なわせることにより
、ＣＰＵのアドレスチェックの処理負担、チェックのた
めのアドレス信号のループを低減し、プログラムの暴走
を防止することにある。
従来例の欠点であるＣＰＵの出力チェックを、ＣＰＵが
プログラムの進行により発生するアドレス信号と事前に
設定してあるアドレス信号との比較をハードウェア的に
行なう回路を付加することＫより、ＣＰＵの処理負担、
アドレス信号のループによる処理速度の低減を行なうよ
うにするものであるｄ〔発明の実施例〕 本発明の一実施例を第１図に示す。第１図は。
プログラムの進行により発生するアドレス信号と事前に
設定してあるアドレス信号との比較をハードウェア的に
行なう回路を付加することＫより、ＣＰＵの処理負担、
アドレス信号のループによる処理速度の低減を行なうよ
うにするものであるｄ〔発明の実施例〕 本発明の一実施例を第１図に示す。第１図は。
ｃｐｖｌ＜アドレス設定回路１３、アドレス比較回路１
２、アドレス保持回路１６を追加することによって構成
される。ＣＰＵ１は、プログラムの進行によりコードア
クセスのためアドレス信号１０を出力する、そのタイミ
ングはＣＰ−Ｕ １のスティタス信号１１により検知で
きる。これはＣＰＵ１の種別により異なるが、例えば８
０８６の場合は３本のスティタス信号の状態により検知
できるなど、ＴＴＬ数個のデコード回路によりスティタ
ス信号１１は生成できる。これをアドレス比較回路１２
に伝えてそのタイミングでアドレス比較回路１２はアド
レス信号１０を取り込む。そして事前にアドレス設定回
路１３にプログラムが通るアドレス１４を設定しておく
。アドレス比較回路１２は上記のアドレスの比較を行な
い、指定アドレス範囲外ならばエラー信号１５を発生す
る。
２、アドレス保持回路１６を追加することによって構成
される。ＣＰＵ１は、プログラムの進行によりコードア
クセスのためアドレス信号１０を出力する、そのタイミ
ングはＣＰ−Ｕ １のスティタス信号１１により検知で
きる。これはＣＰＵ１の種別により異なるが、例えば８
０８６の場合は３本のスティタス信号の状態により検知
できるなど、ＴＴＬ数個のデコード回路によりスティタ
ス信号１１は生成できる。これをアドレス比較回路１２
に伝えてそのタイミングでアドレス比較回路１２はアド
レス信号１０を取り込む。そして事前にアドレス設定回
路１３にプログラムが通るアドレス１４を設定しておく
。アドレス比較回路１２は上記のアドレスの比較を行な
い、指定アドレス範囲外ならばエラー信号１５を発生す
る。
これをＣＰＵ１の割り込み端子に伝えることにより、エ
ラーが生じた時のみＣｐＵｌはその割り込み処理を行な
う。またスティタス信号１１は、アドレス保持回路１６
にも接続され、アドレス保持回路１６は、つねに１つあ
るいは、数個前のアドレスを保持しておく。これはＣＰ
Ｕ１にデータ１７として取り込めるようＫする。ＣＰＵ
１は、エラー信号１５が割り込みとして入力されて場合
にプログラムの暴走が起こったと判定し、エラー回復処
理をソフトウェア的に行なう。例えば、エラーが起こる
前のアドレスをアドレス保持回路１６を通しデータ１７
として取り込み、画面表示あるいはプリンタ出力し、Ｃ
ＰＵ１を停止させ ４る等の暴走防止処理を行なう。こ
の場合は、ＣｐＵに割り込みをかけ、ソフトウェア的に
処理するため、そのシステムあるいはユーザにとりて最
適なエラー処理を実現できる。またこのエラー信号１５
をハードウェア的にエラー処理回路に接続して処理する
ことも可能である。本回路によりプログラムが走るアド
レス範囲外のアドレスに行った時の暴走を防止できる。
ラーが生じた時のみＣｐＵｌはその割り込み処理を行な
う。またスティタス信号１１は、アドレス保持回路１６
にも接続され、アドレス保持回路１６は、つねに１つあ
るいは、数個前のアドレスを保持しておく。これはＣＰ
Ｕ１にデータ１７として取り込めるようＫする。ＣＰＵ
１は、エラー信号１５が割り込みとして入力されて場合
にプログラムの暴走が起こったと判定し、エラー回復処
理をソフトウェア的に行なう。例えば、エラーが起こる
前のアドレスをアドレス保持回路１６を通しデータ１７
として取り込み、画面表示あるいはプリンタ出力し、Ｃ
ＰＵ１を停止させ ４る等の暴走防止処理を行なう。こ
の場合は、ＣｐＵに割り込みをかけ、ソフトウェア的に
処理するため、そのシステムあるいはユーザにとりて最
適なエラー処理を実現できる。またこのエラー信号１５
をハードウェア的にエラー処理回路に接続して処理する
ことも可能である。本回路によりプログラムが走るアド
レス範囲外のアドレスに行った時の暴走を防止できる。
本発明によれば、ＣＰＵが発生するアドレス信号と事前
に設定してあるアドレス信号とチェックをハードウェア
的にチェックできるため、本来のマイクａＳンピ具−タ
システムの性能な低下させることな（、プログラムの暴
走防止を可能とするという利点がある。また本装置は、
事前設定するアドレス設定回路、アドレス比較回路、ア
ドレスデータ保持回路により【構成されるためハード追
加も容易であり、経済的にも安両である。
に設定してあるアドレス信号とチェックをハードウェア
的にチェックできるため、本来のマイクａＳンピ具−タ
システムの性能な低下させることな（、プログラムの暴
走防止を可能とするという利点がある。また本装置は、
事前設定するアドレス設定回路、アドレス比較回路、ア
ドレスデータ保持回路により【構成されるためハード追
加も容易であり、経済的にも安両である。
第１図は本発明の一実施例のブロック図、第２図は従来
例を示すブロック図である。
例を示すブロック図である。
Claims (1)
- マイクロコンピユータを有するコンピユータにおいて
、プログラムの進行により発生するアドレス信号が、事
前に設定してあるアドレス範囲外のアドレスとなつた場
合、マイクロコンピユータにエラー信号を割り込みで伝
えて、エラー回復処理を行なわせるプログラムの暴走防
止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122457A JPS61281342A (ja) | 1985-06-07 | 1985-06-07 | プログラムの暴走防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122457A JPS61281342A (ja) | 1985-06-07 | 1985-06-07 | プログラムの暴走防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281342A true JPS61281342A (ja) | 1986-12-11 |
Family
ID=14836324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122457A Pending JPS61281342A (ja) | 1985-06-07 | 1985-06-07 | プログラムの暴走防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344671U (ja) * | 1989-09-06 | 1991-04-25 | ||
| JPH04123440U (ja) * | 1991-04-20 | 1992-11-09 | 日本電気アイシーマイコンシステム株式会社 | マイクロコンピユータ |
-
1985
- 1985-06-07 JP JP60122457A patent/JPS61281342A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344671U (ja) * | 1989-09-06 | 1991-04-25 | ||
| JPH04123440U (ja) * | 1991-04-20 | 1992-11-09 | 日本電気アイシーマイコンシステム株式会社 | マイクロコンピユータ |
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