JPS62217335A - Ｃｐｕ暴走監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＣＰＵに対して定期的に割り込みを発生し、割り込み発
生時待避したプログラムカウンタの内容を出力し、出力
されたプログラムカウンタの内容が正規の値であるか否
かを判定するようにし、割り込み発生時プログラムカウ
ンタの値が正規の値でなかったときＣＰＵをリセットす
るようにしたので、ＣＰＨの暴走監視が確実に行われる
。

〔産業上の利用分野〕

本発明は中央処理装置（ＣＰ’Ｕ　）の暴走を監視する
回路に係シ、特に定期的にプログラムの実行状態を監視
することによって、ＣＰＵの暴走状態を確実に検出でき
るようにしたＣＰＵ暴走監視回路に関するものである。

ＣＰＵは動作中に種々の原因によって、正規のプログラ
ムの通シに動作しない、所謂暴走状態に陥ることがある
。暴走状態になるとＣＰＵは正常な動作を行うことがで
きなくなるので、監視回路を設けて暴走状態の発生を監
視する必要がある。このような監視回路では、ＣＰＵの
暴走状態を確実に検出できることが要望される。

〔従来の技術〕

第５図は従来のＣＰＵ暴走監視回路の構成例を示したも
のであって、１はＣＰＵ、２はＣＰＵ　１に対して定期
的に割り込みを発生するためのタイマ、３゜４はクリッ
プフロップ（ＦＦ）である。

また第６図は第５図の回路における割り込み処理を説明
する７０−テヤートである。

タイマ２は定期的にパルスを発生し、このパルスはＣＰ
Ｕ　１の割り込み端子ＩＲＱに与えられる。

ＣＰＵ　１は正常時、割り込みをかけられたことによっ
て、第５図に示すように応答パルスを発生する。

これによってＦＦ３はクリアされてそのＱ出力が１ｆと
なｐ、ＦＦ４はこれを読み込んでそのＱ出力がＶとなる
ので、ＣＰＵ１に対するリセット出力は発生しない。

ＣＰＵ　１が暴走状態になると、割り込みをかけられて
も応答パルスを発生しないので、ＦＦ３はデータ端子り
の１１Ｎを読み込んでＱ出力が′１′になる。

これによってＦＦ４のＱ出力に１１″が発生して、ＣＰ
Ｕ１のリセット端子Ｒ８Ｔに与えられることによって、
ＣＰＵ　１はリセットされる。

このようにしてＣＰＵ　１の暴走監視を行うことができ
る。このような暴走監視方式は、一般にウォッチ・ドッ
グ・タイマ方式と呼ばれている。

〔発明が解決しようとする問題点〕

第５図に示された従来のＣＰＵ暴走監視回路は、割９込
みをかけたときのＣＰＵの応答パルスの有無によってＣ
ＰＵの暴走状態を判定するものであるが、プログラムが
暴走中であっても、割り込み処理は正常に実行されるこ
とがあるため、暴走状態を確実に検出できない場合があ
るという問題があった。

〔問題点を解決するだめの手段〕

本発明のＣＰＵ暴走監視回路は、このような従来技術の
問題点を解決するため、第１図に示すごとき原理的構成
を有し、以下のごとき各手段を具えている。

１０１は割り込み発生手段であって、ＣＰＵに対して定
期的に割り込みを発生する。

１０２はモニタ手段であって、割多込み発生手段（１０
１）から割り込みが発生したとき、待避したプログラム
カウンタの内容を出力する。

１０６は判定手段であって、モニタ手段（１０２）から
出力されたプログラムカウンタの内容が正規の値である
か否かを判定する。

判定手段（１０６）によって、割り込み発生時点におけ
るプログラムカウンタの値が正規の値でないことが判定
されたとき、出力を発生してＣＰＵをリセットする。

〔作用〕

定期的にプログラムカウンタの内容をモニタして、正規
の値であるか否かを判定し、正規の値でないときは、正
常にプログラムの実行が行われずＣＰＵが暴走状態であ
ると判定してＣＰＵをリセットするので、ＣＰＵの暴走
監視が確実に行われる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、第５
図におけると同じ部分を同じ番号で示し、それらの動作
もまた同様である。５は読み出し専用メモリ（ＲＯＭ）
、６はクリップ７０ツブ（ＦＦ）、７はオア回路である
。

また第３図は第２図の回路に訃ける割ジ込み処理を説明
するフローチャートで、おる。

タイマ２は定期的にパルスを発生し、これによってＣＰ
Ｕ　１は割り込みを与えられて書き込みクロックを出力
する。ＣＰＵ　１が暴走状態の場合には、書き込みクロ
ックが出力されないことによって、ＦＦ３　、　ＦＦ４
を介してリセットパルスを発生し、オア回路７を経てＣ
ＰＵ　１のリセット端子Ｒ８Ｔに与えるので、ＣＰＵ１
はリセットされる。

一方、ＣＰＵＩ内のスタックレジスタには、割少込み発
生直前のプログラムカウンタの内容が待避されている。

ＣＰＵ　１は割り込み発生によって、スタックレジスタ
の内容を出力ボートに出力する。

ＲＯＭ　５はスタックレジスタの内容が正規の値である
か否かを判定し、正規の値のときは′０′を、正規の値
でないときは１１′を出力する。′１″の信号が発生し
たとき、オア回路７を経てＣＰＵ１のリセット端子Ｒ８
Ｔに与えられることによって、ＣＰＵ１はリセットされ
る。

スタックレジスタの内容すなわちアドレス値が正規の値
であるか否かは、次の諸点によって定められる。

（１）通常、プログラム領域には第４図において（ａ）
に示すように、命令とデータとが混在している。

スタックレジスタには正常時、命令のみがスタックされ
るので、従って割り込みによって出力されたスタックレ
ジスタの内容が、データ領域を指すものであったときは
、正規の値でないと判定される。

（２）命令が複数バイト、例えば第４図（ｂ）のように
３バイトからなる場合には、スタックレジスタには正常
時第１バイトのみがスタックされる。

従って割り込みによって出力されたスタックレジスタの
内容が、命令の第２．第３ノ（イトを指すものであった
ときは、正規の値でないと判定される。

このように定められたアドレス値をＲＯＭ　５に予め記
憶させておくことによって、スタックレジスタにスタッ
クされたプログラムカウンタの内容が正規の値であるか
否かを判定する出力を発生させることができる。

本発明のＣＰＵ暴走監視回路では、割り込みに応じて定
期的にＣＰＨによるプログラムの実行状態を監視するの
で、ＣＰＵの暴走状態を確実に検出することができる。

＆た従来のウオツｔ・ドッグ・タイマ回路と同様の、割
多込みに対するＣＰＵの応答による監視を併用すること
によって、検出の確実性がさらに向上する。

〔発明の効果〕

以上説明したように本発明のＣＰＵ暴走監視回路によれ
ば、定期的にプログラムの実行状態をそニタして、正常
でないときＣＰＵをリセットするので、ＣＰＵの暴走状
態を確実に検出することができる。

さらに割り込みによるＣＰＵの応答パルスの検出による
方法と併用すれば、よシ確実なＣＰＵの暴走監視を行う
ことができる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図は第２図の回路にお
ける割り込み処理を説明するフローチャート、 Ｎｇ４図はプログラム領域の構成を示す図、第５図は従
来のＣＰＵ暴走監視回路の構成例を示す図、 第６図は第５図の回路に訃ける割ル込み処理を説明する
フローチャートである。 １　・・・ＣＰＵ ２・・・タイマ ５．４．６・・・７リツプフ四ツブ（ＦＦ）５・・・読
み出し専用メモリ（ＲＯＭ）７・・・オア回路

Claims (1)

1. 【特許請求の範囲】 　ＣＰＵに対して定期的に割り込みを発生する割り込み
   発生手段（１０１）と、 該割り込み発生時待避したプログラムカウンタの内容を
   出力するモニタ手段（１０２）と、該出力されたプログ
   ラムカウンタの内容が正規の値であるか否かを判定する
   判定手段（１０６）とを具え、 割り込み発生時点におけるプログラムカウンタの値が正
   規の値でないときＣＰＵをリセツトすることを特徴とす
   るＣＰＵ暴走監視回路。