JPH04286036A - ウォッチドッグタイマ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサな
どが暴走した場合にシステムリセット信号を発生するウ
ォッチドッグタイマ装置に関する。

【０００２】

【従来の技術】マイクロコンピュータシステムにおいて
は、所定のプログラムに従ってＣＰＵが制御や処理を行
う。しかしながら、何らかの不具合により、適正なプロ
グラムの実行が行えなくなると、いわゆるＣＰＵの暴走
が生ずる。

【０００３】そこで、そのような暴走を判定し、自動的
にＣＰＵを復帰させるために、いわゆるウォッチドッグ
タイマ装置が用いられている。

【０００４】図２には、従来のウォッチドッグタイマ装
置１０の構成が示されている。この従来例においては、
ウォッチドッグタイマ装置１０は、バイナリカウンタ１
２によって構成されている。そして、このバイナリカウ
ンタ１２には、所定のクロック１００が入力されており
、このバイナリカウンタ１２はこの入力されたクロック
１００をカウントして、そのカウント値が所定のシステ
ムリセット実行値に達したときにシステムリセット信号
１０２を発生させている。

【０００５】このようなシステムリセット信号は、図２
に示されるようにＣＰＵ１１の所定の端子に入力されて
いる。一方、ＣＰＵ１１は、ソフトウェアに組み込まれ
た所定のリセットルーチンに従って、バイナリカウンタ
１２に対して、ある時間幅をもった所定の周期でカウン
タリセット信号１０４を出力しており、これによってバ
イナリカウンタ１２がリセットされ、通常のＣＰＵ実行
時においては、バイナリカウンタ１２がほぼ定期的にリ
セットされている。そして、例えばＣＰＵ１１の暴走が
生じた場合には、このようなカウンタリセット信号１０
４が定期的に出力されなくなるため、上述したように、
バイナリカウンタ１２からＣＰＵ１１に対してシステム
リセット信号１０２が出力され、この結果、ＣＰＵ１１
がリセットされ、一般的にはシステムが初期状態に戻る
ことになる。

【０００６】

【発明が解決しようとする課題】しかしながら、この図
２に示した従来のウォッチドッグタイマ装置においては
、ＣＰＵ１１が不正常な動作を行っていてもカウンタリ
セット信号１０４がある期間毎に出力されている場合に
は、ウォッチドッグタイマ装置１０がそれを判定できな
いという問題があった。つまり、カウンタリセット信号
１０４が、通常の出力間隔より短期間に出力される場合
においては、ＣＰＵ１１の暴走を判別できないという課
題があった。

【０００７】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、カウンタリセット信号が通常
より短い周期で生じているようなシステムの異常をも判
断することのできるウォッチドッグタイマ装置を提供す
ることにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定のクロックのカウントを行い、ほぼ
定期的に入力されるカウントリセット信号によってリセ
ットされるカウンタを有し、前記カウンタのカウント値
が所定のシステムリセット実行値に達したときにシステ
ムリセット信号を出力するウォッチドッグタイマ装置に
おいて、前記カウンタのカウント値が、カウントリセッ
ト間隔について定められた正常判定値まで達しているか
否かを判定する判定回路と、前記カウント値が前記正常
判定値まで達していない場合であって、前記カウントリ
セット信号が入力されたときに、前記システムリセット
信号を出力させる間隔異常判断回路と、を含むことを特
徴とする。

【０００９】

【作用】上記構成によれば、判定手段によって、カウン
トリセット間隔が正常であるか否かを判定することがで
きる。そして、カウントリセット間隔が非正常になった
時は、異常判断回路によってシステムリセット信号を発
生させることができる。従って、従来においては判定し
得なかったようなシステム異常をも検出できるという利
点がある。

【００１０】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００１１】図１には、本発明に係るウォッチドッグタ
イマ装置の構成が示されている。１３段の例えばフリッ
プフロップなどから構成されるバイナリカウンタ１４に
は従来と同様にクロック１００が入力されている。そし
て、このバイナリカウンタ１４は、そのクロック１００
をカウントし、それが定められたシステムリセット実行
値に達したとき、すなわち２１２までカウントされたと
きに、従来と同様にシステムリセット信号１０２を出力
する。

【００１２】このバイナリカウンタ１４には、カウンタ
リセット信号１０４が従来と同様に入力されている。

【００１３】図において１６は、カウントリセット間隔
異常の検出を行う回路であり、この回路１６は、本実施
例において４つの入力端子をもつアンド回路１８と、そ
のアンド回路１８の出力信号と前記カウンタリセット信
号１０４とを入力するアンド回路２０と、このアンド回
路の出力とバイナリカウンタ１４の出力とを入力するオ
ア回路２２と、で構成されている。

【００１４】アンド回路１８には、その４つの入力端子
にそれぞれバイナリカウンタＱ（バー）８　〜Ｑ（バー
）１１の信号が入力されている。これらは、バイナリカ
ウンタ１４を構成するフリップフロップのＱ（バー）端
子から出力されるものである。

【００１５】従って、バイナリカウンタ１４において、
そのカウント値が２８　以上の場合には、Ｑ（バー）８
　〜Ｑ（バー）１１のいずれかの端子から“０”が出力
されることになる。そして、この“０”が出力されたと
きには、アンド回路１８の出力も“０”となり、この結
果カウンタリセット信号１０４を入力しているアンド回
路２０のゲートが閉じることになる。

【００１６】これとは反対に、バイナリカウンタ１４に
おいてそのカウント値が２８　に満たない場合には、ア
ンド回路１８から“１”が出力され、この結果、アンド
ゲート２０が開いた状態になるため、カウンタリセット
信号１０４がその状態で得られると、オア回路２２に向
けてその信号１０４が出力されることになる。つまり、
システムリセット信号１０２が生じることになる。

【００１７】すなわち、この回路１６は、カウントリセ
ット間隔についてあらかじめ定めた正常時期以外でカウ
ンタリセット信号１０４が得られた場合に、そのままカ
ウンタリセット信号１０４をシステムリセット信号１０
２として出力するものである。もちろん、アンド回路１
８に入力される出力線の数を増減することにより、カウ
ンタリセット信号の間隔についての正常判定期間を可変
させることができる。なお、本実施例においては、この
ような回路１６によって、システムリセット信号も発生
させたが、もちろん、他の回路構成によっても同等の動
作を得ることができる。

【００１８】以上のウォッチドッグタイマ装置によれば
、例えばＣＰＵが不良動作を行って、正常なカウンタリ
セット信号の出力がされない場合においても、そのよう
な不良動作を的確に判断して、ＣＰＵのリセットなどを
実行させることが可能となる。なお、カウンタリセット
信号１０４が連続的に出力されるような場合をも検出す
る構成としても好適である。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
カウンタリセット間隔が非正常の場合を判断して、従来
においては判定できなかったシステムの動作不良などを
判断することが可能となる。従って、信頼性の高いシス
テムを構築することが可能となる。

【図面の簡単な説明】

【図１】本発明に係るウォッチドッグタイマ装置の構成
を示すブロック図である。

【図２】従来のウォッチドッグタイマ装置の構成を示す
ブロック図である。

【符号の説明】

１４　　バイナリカウンタ １６　　カウントリセット間隔異常判定回路１００　　
クロック １０２　　システムリセット信号 １０４　　カウンタリセット信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定のクロックのカウントを行い、ほぼ定
   期的に入力されるカウントリセット信号によってリセッ
   トされるカウンタを有し、前記カウンタのカウント値が
   所定のシステムリセット実行値に達したときにシステム
   リセット信号を出力するウォッチドッグタイマ装置にお
   いて、前記カウンタのカウント値が、カウントリセット
   間隔について定められた正常判定値まで達しているか否
   かを判定する判定回路と、前記カウント値が前記正常判
   定値まで達していない場合であって、前記カウントリセ
   ット信号が入力されたときに、前記システムリセット信
   号を出力させる間隔異常判断回路と、を含むことを特徴
   とするウォッチドッグタイマ装置。