JP2693885B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に任意の箇所で無限ループにはいった場合にお
いても暴走検出可能なプログラム暴走検出回路に関す
る。

【０００２】

【従来の技術】マイクロプロセッサあるいは１チップマ
イクロコンピュータ（以下、総称してえマイクロコンピ
ュータと呼ぶ）は、年々集積度の向上に伴いアドレッシ
ング可能なプログラムメモリ空間あるいは内蔵プログラ
ムメモリ容量が増大し、またさまざまな周辺機能内蔵に
よる時分割制御など、ますます複雑な制御を行う事が可
能となってきている。

【０００３】また、応用分野もこれに伴い家電など身近
な民生分野から、情報処理装置、通信機器、自動車のエ
ンジンコントロールなど、多岐に渡っており、これらの
制御の中枢となるマイクロコンピュータのプログラムが
暴走するなどの異常動作が発生した場合、これをいち早
く検出する事は非常に重要になってきている。

【０００４】従来、何らかの外的要因あるいは当初予期
しなかったような特殊条件などにより、プログラムが無
限ループにはいるなど暴走した場合、これを検出する回
路としてウォッチドッグタイマが知られている。このウ
ォッチドッグタイマは、所定の基準クロックをカウント
して一定時間ごとにオーバーフローする事により、マイ
クロコンピュータへの割り込みまたはリセット信号を発
生するインターバルタイマで、プログラムでクリアする
事ができる。

【０００５】即ち、プログラム実行における一連の処理
が所定時間内に終了しない場合にこの状態をプログラム
実行異常とみなして内部リセット信号を発生したり、割
り込み信号を発生する機能を持った回路である。従来に
おけるウォッチドッグタイマの構成を図３に示す。

【０００６】図３において、基準クロックを入力として
カウントする所定ビット長のインターバルタイマ（ウォ
ッチドッグタイマ）１により、所定時間カウント後に発
生するオーバーフロー信号５０がリセット信号または割
り込み信号となり、マイクロコンピュータにリセットま
たは割り込みがかかる。

【０００７】また、前記インターバルタイマ１は、カウ
ント動作中に、クリア命令によりクリアする事もでき
る。従って、図４のプログラムの流れ７０に示すよう
に、あらかじめプログラム処理ルーチン中にインターバ
ルタイマ（ウォッチドッグタイマ）１がオーバーフロー
するより短い周期でクリア命令を適宜配置しておく事に
より、プログラム６０が正しい処理ルーチンを実行して
いる場合には、クリア命令によりインターバルタイマ１
がクリアされオーバーフロー信号５０が発生しないが、
もし何らかの原因でプログラムが暴走し、図４の（１）
のように無限ループに入った場合にはクリア命令が実行
されないため、オーバーフローし、リセットまたは割り
込みが発生して異常状態から抜け出す事ができる。実際
のプログラム処理ルーチンは図４に示すよりもっと複雑
で途中でサブルーピンや周辺機能からの割り込み処理ル
ーチンなどに分岐するので、これらの分岐処理時間も考
慮してクリア命令を配置する必要があるが、本筋を離れ
るので簡単のため省略した。

【０００８】

【発明が解決しようとする課題】前述した従来のウォッ
チドッグタイマ１では、図４で示した（１）のように、
クリア命令を含まない無限ループに入った場合には有効
であるが、（２）のようにクリア命令を含む部分のプロ
グラムで無限ループに入った場合にはウォッチドッグタ
イマ１がクリアされるため、暴走状態にも関わらず、無
限ループから抜け出す事が出来ないという欠点がある。

【０００９】本発明の目的は、前記欠点を解決し、ウォ
ッチドッグタイマをクリアする命令自身を含む部分で、
無限ループにはいった場合にもこれを検出する事ができ
るようにしたマイクロコンピュータを提供することにあ
る。

【００１０】

【課題を解決するための手段】本発明のマイクロコンピ
ュータに内蔵する暴走検出回路の構成は、所定の基準ク
ロックを入力として所定クロック数カウント後にリセッ
ト信号又は割り込み信号を発生しかつクリア命令により
カウンタ値がクリアされるインターバルタイマと、プロ
グラムカウンタの内容をキャプチャ信号に基づきキャプ
チャする２組のキャプチャレジスタと、前記クリア命令
の実行時に前記プラグラムカウンタのキャプチャ信号を
前記２組のキャプチャジスタに対し交互に出力する手段
と、前記２組のキャプチャジスタの内容を比較し一致検
出信号を発生する比較回路とを備えていることを特徴と
する。

【００１１】

【実施例】図１は本発明の第１の実施例のマイクロコン
ピュータを示すブロック図である。

【００１２】図１において、本実施例は、インターバル
タイマ１が所定の基準クロックにもとづきカウント動作
を行い、所定カウント数を越えるとオーバーフロー２３
を発生する所定ビット長のインターバルタイマで、イン
ターバルタイマクリア命令実行時に発生するクリアパル
スによりカウント値が

〔０〕にクリアされる。

【００１３】トグル・フリップフロップ２は、前記イン
ターバルタイマクリア命令実行時に発生するクリアパル
スを入力として、出力ＱとＱ（反転値）とからキャプチ
ャ信号２０，２２を出力する。

【００１４】第一キャプチャレジスタ４はトグル・フリ
ップフロップ２のＱ出力が

〔０〕から〔１〕への変化時
にプログラムカウンタ３の内容をラッチするレジスタ
で、第二キャプチャレジスタ５はトグル・フリップフロ
ップ２のＱ（反転値）出力が

〔０〕から〔１〕への変化
時にプログラムカウンタ３の内容をラッチするレジスタ
である。

【００１５】本実施例では、プログラムカウンタ３、第
一キャプチャレジスタ４、第二キャプチャレジスタ５の
いずれも１６ビット長とする。

【００１６】比較回路６は第一キャプチャレジスタ４の
内容と第二キャプチャレジスタ５の内容とを全ビット比
較し、一致した場合に一致検出パルス２１を発生する。

【００１７】オアゲート７は、インターバルタイマ１の
オーバーフロー２３が発生するか、または比較回路６の
一致検出パルス２１が発生した場合にマイクロコンピュ
ータのリセット信号または割り込み信号２４を出力す
る。

【００１８】また、マイクロコンピュータへのリセット
信号により、インターバルタイマ１はカウント値が

〔０〕にクリアさ、トグル・フリップフロップ２のＱ出
力は

〔０〕に、Ｑ（反転値）出力は〔１〕にイニシャラ
イズされ、更にリセット時は第一キャプチャレジスタ４
と第二キャプチャレジスタ５との内容にかかわらず、比
較回路６は

〔０〕を出力し、一致検出パルス２１は出力
されない。

【００１９】次に、図４に基づいて、プログラムの実行
について説明する。

【００２０】説明を簡単にするために、図４中の矢印で
示したようなプログラム実行の流れで一連の処理を繰り
返すとする。この時、図１のインターバルタイマ１のオ
ーバーフロー時間Ｔ以内の時間間隔でインターバルタイ
マ１のクリア命令を置く。たとえば、図４のように正常
時には、Ａ番地→Ｂ番地→Ｃ番地→Ｄ番地をこの順に各
間隔が時間Ｔ以内にアクセスするような場合には、各番
地にインターバルタイマクリア命令を置く。

【００２１】マイクロコンピュータへのリセット入力に
より、インターバルタイマ１はクリアされる。マイクロ
コンピュータが正常シーケンスでプログラムを実行する
場合は、Ａ番地のインターバルタイマ１のクリア命令を
実行すると、インターバルタイマ１がクリアされると同
時にトグル・フリップフロップ２のＱ出力が

〔０〕から
〔１〕に変化するため、第一キャプチャレジスタ４にプ
ログラムカウンタ３の内容であるＡ番地データがキャプ
チャされる。

【００２２】一方トグル・フリップフロップ２のＱ（反
転値）出力は〔１〕から

〔０〕への変化のため、第二キ
ャプチャレジスタ５にはプログラムカウンタ３の内容は
キャプチャされず、従って比較回路６は一致検出せず、

〔０〕出力のままである。

【００２３】次に、時間間隔Ｔ以内にＢ番地を実行する
とインターバルタイマ１はクリアされ、ドグル・フリッ
プフロップ２のＱ（反転値）出力が

〔０〕から〔１〕に
変化するため、プログラムカウンタ３の内容であるＢ番
地データが第二キャプチャレジスタ５にラッチされる
が、第一キャプチャレジスタ４には前回のＡ番地データ
がラッチされたままであるため、比較回路６で一致検出
されず、ゲート７を介しリセット信号は発生しない。

【００２４】以降、正常にＣ番地→Ｄ番地ま実行する
と、第一及び第二キャプチャレジスタ５に交互にプログ
ラムカウンタの内容がラッチされるため、比較回路６の
一致検出パルス２１は発生しない。その後、プログラム
の先頭に戻ったのち、Ａ番地のカウンタクリア命令を実
行し、以上の動作が繰り返される。

【００２５】次に、Ａ番地及びＢ番地実行後に、図４に
示す（１）のような無限ループに入った場合について説
明する。この場合、時間Ｔ以内にクリア命令が実行され
ないため、インターバルタイマ１のオーバーフロー２３
により、ＯＲゲート７を介しリセット信号または割り込
み信号２４が発生し、異常検出する。

【００２６】また、従来例の欠点であった図４の（２）
のような無限ループに入った場合には、インターバルタ
イマ１のオーバーフロー２３は発生しないが、一回目の
Ｃ番地実行時に第一キャプチャレジスタ４にＣ番地デー
タがキャプチャされ、２回目のＣ番地実行時に第二キャ
プチャレジスタ５にＣ番地データがキャプチャされるこ
とにより、比較回路６が一致検出パルス２１を発生する
ことにより、ＯＲゲート７を介してリセット信号または
割り込み信号２４が発生し異常検出される。

【００２７】図２は本発明の第２の実施例のマイクロコ
ンピュータを示すブロック図である。

【００２８】図２において、本実施例は、比較回路８の
一致検出パルス２１出力をカウントするカウンタ９を追
加した第２の実施例である。

【００２９】カウンタ９は、比較回路８からの一致検出
パルス２１をカウントし、オーバーフロー２５が発生す
ると、ＯＲゲート７を介してリセット信号または割り込
み信号２４を発生する。また、比較回路８からの不一致
を示す信号により、カウンタ９の内容はクリアされる。

【００３０】従って、例えばカウンタ９が、比較回路８
からの一致検出パルス２１が入力する毎にカウントアッ
プする４ビットのバイナリカウンタとすると、図４の
（２）に示すループに入った場合には、１６回目の一致
検出パルス２１が入力したときにオーバーフロー信号が
発生し、ＯＲゲート７を介してリセット信号または割り
込み信号２４が発生することになる。

【００３１】即ち、前記第１の実施例では、実際には同
一アドレスのクリア命令を続けて実行した時点でプログ
ラムの暴走と判断する場合に適しているのに対し、第２
の実施例では、複数回続けて実行した場合に異常と判断
する場合に適している。更に、カウンタ９をプログラマ
ブルなカウンタ構成にして、所望のカウント値をカウン
トした時点でオーバーフロー２５が発生するようにすれ
ば、より多くのシステムに対応したプログラム設計が可
能となる。

【００３２】尚、以上の各実施例はプログラムカウンタ
３は、１６ビット長で示したが、これに限定されないこ
とはいうまでもない。またインターバルタイマ１の基準
クロックも複数種類から選択できるようにしてもよい。

【００３３】

【発明の効果】以上説明したように、本発明はインター
バルタイマ（ウォッチドッグタイマ）をクリアする命令
を実行したときに、プログラムカウンタの内容をキャプ
チャするキャプチャレジスタを２組備え、クリア命令実
行時に各々のキャプチャレジスタに交互にプログラムカ
ウンタの内容をキャプチャし、２組のキャプチャジスタ
の内容を比較して一致検出することにより、インターバ
ルタイマのクリア命令自身を含むプログラム異常ループ
をも検出することができ、従来の単純なウォッチドッグ
タイマに比べ、プログラムの実行異常を確実に検出でき
る効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のマイクロコンピュータ
を示すブロック図である。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来のウォッチドッグタイマを説明するブロッ
ク図である。

【図４】従来のウォッチドッグタイマによる暴走検出及
び各実施例を説明するフロー図である。

【符号の説明】

１ インターバルタイマ ２ トグル・フリップフロップ ３ プログラムカウンタ ４ 第一キャプチャレジスタ ５ 第二キャプチャレジスタ ６，８ 比較回路 ７ ＯＲゲート ９ カウンタ ２０，２２ キャプチャ信号 ２１ 一致検出パルス ２３，２５ オーバーフロー ２４ リセット信号又は割り込み信号 ５０ オーバーフロー信号 ６０ プログラム ７０ プログラムの流れ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 所定の基準クロックを入力として所定ク
   ロック数カウント後にリセット信号又は割り込み信号を
   発生し、かつクリア命令によりカウンタ値がクリアされ
   るインターバルタイマと、プログラムカウンタの内容を
   キャプチャ信号に基づきキャプチャする２組のキャプチ
   ャレジスタと、前記クリア命令の実行時に前記プラグラ
   ムカウンタのキャプチャ信号を前記２組のキャプチャジ
   スタに対し交互に出力する手段と、前記２組のキャプチ
   ャジスタの内容を比較し一致検出信号を発生する比較回
   路とを備えた暴走検出回路を設けた事を特徴とするマイ
   クロコンピュータ。
2. 【請求項２】 交互に出力する手段が、クリア命令の実
   行時に発生するパルスを入力とするトグルフリップフロ
   ップである請求項１記載のマイクロコンピュータ。